电子元器件抗ESD损伤的基础知识

电子元器件抗ESD技术讲义 第17页

(1.4)

式中，P为功率，A为结面积，κ、ρ和Cp分别为半导体的热导率、密度和比热，Tm和Ti分别为破坏温度和初始温度(一般为室温)，t为施加功率的持续时间即放电脉冲的宽度。对于硅而言，ρ＝2.33g／cmJ，Cp＝0.755J／8·K，κ＝0．306W／cm：．K，Tm＝1688K。由实际测量得到的和由式(1.4)画出的硅器件功率密度与脉冲宽度的曲线如图1.9所示。 回路中静电放电的时间是由回路中的电阻和电容决定的,有τ=RC。因此，增加放电回路的串联电阻和电容是减小ESD损伤的有效途径。如硅功率器件，由于输入端有大电容组成的阻抗匹配网络，其抗ESD水平就比较强。

放电回路高阻区（如pn结）的横截面积为A，增加放电回路高阻区的横截面积也是减小ESD损伤的重要途径。

图1.9 导致硅器件静电放电热破坏的功率密度与脉冲宽度关系曲线 ―――与－．－均为理论拟合曲线，后者的结面积是前者的十分之一

反偏pn结比正偏pn结更容易发生热致失效，在反偏条件下使结损坏所需要的能量只有正偏条件下的十分之一左右。这是因为反偏时，大部分功率消耗在结区中心，而正偏时，则多消耗在结区外的体电阻上。对于双极器件，通常发射结的面积比其它结的面积都小，而且结面也比其它结更靠近表面，所以常常观察到的是发射结的退化。此外，击穿电压高于100V或漏电流小于1nA的pn结(如JFET的栅结)，比类似尺寸的常规pn结对静电放电更加敏感。 对于静电放电热致失效，环境温度越高，发生失效所需的静电能量越低，越容易发生此类失效。表1.8给出了不同工艺制造的MOS电路在25℃和l25℃下的静电放电失效电压值。

表1.8 不同温度下M0S器件静电放电失效电压值

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除了对pn结造成热破坏之外，静电放电的大电流脉冲功率还可能造成其它破坏。它有可能使金属互连线或键合线熔化而开路，这常常出现在金属条截面积小的地方，如铝条横跨氧化层台阶处，因这种地方电流密度大而且结构薄弱，容易形成过热点。对于浅pn结和肖特基结，静电放电形成的焦耳热可导致区域温度超过铝一硅共熔点温度，使金属化渗入硅内部，穿透pn结使器件失效。在集成电路中，静电形成的脉冲电流还有可能使寄生的器件导通，产生各种不希望的效应，如CMOS电路的闩锁效应和功率晶体管的二次击穿效应等。

需要强调的是，无论是过压失效还是过流失效，都必须考虑时间效应。静电脉冲虽然电

压很高，但相对其它EOS应力而言其能量较低，放电脉冲时间很短。这也是器件的ESD失效阈值电压远高于其额定工作电压的原因。