模电数电

1、 当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为

3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。

2、OC门电路必须加上拉电阻，以提高输出的搞电平值。

3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。

4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。

5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。

6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。

7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。

上拉电阻阻值的选择原则包括:

1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。

2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。

3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑

以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理

//OC门电路必须加上拉电阻，以提高输出的搞电平值。

OC门电路要输出“1”时才需要加上拉电阻 不加根本就没有高电平

在有时我们用OC门作驱动（例如 控制一个 LED）灌电流工作时就可以不加上拉电阻

OC门可以实现“线与”运算

OC门就是 集电极 开路 输出

总之加上拉电阻能够提高驱动能力。

11、如何解决亚稳态。（飞利浦－大唐笔试）？

亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

解决方法：

1 降低系统时钟频率

2 用反应更快的FF

3 引入同步机制，防止亚稳态传播

4 改善时钟质量，用边沿变化快速的时钟信号

关键是器件使用比较好的工艺和时钟周期的裕量要大。亚稳态寄存用d只是一个办法，有时候通过not，buf等都能达到信号过滤的效果

12、IC设计中同步复位与异步复位的区别。（南山之桥）

同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。 异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。

13、MOORE 与 MEELEY状态机的特征。（南山之桥）

Moore 状态机的输出仅与当前状态值有关, 且只在时钟边沿到来时才会有状态变化. Mealy 状态机的输出不仅与当前状态值有关, 而且与当前输入值有关, 这

14、多时域设计中,如何处理信号跨时域。（南山之桥）

不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用FIFO,双口RAM，握手信号等。

跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域1中的一个信号，要送到时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器同步后，才能进入时钟域2。这个同步器就是两级d触发器，其时钟为时钟域2的时钟。这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号，或地址。当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步FIFO的设计中，比较读写地址的大小时，就是用这种方法。 如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题。

我们可以在跨越Clock Domain 时加上一个低电平使能的Lockup Latch 以确保Timing能正确无误 2、 关于latch的讨论 latch和flip-flop都是时序逻辑，区别为：latch同其所有的输入信号相关，当输入信

号变化时latch就变化，没有时钟端；flip-flop受时钟控制，只有在时钟触发时才采样当前的输入，产生输出。当然因为二者都是时序逻辑，所以输出不但同当前的输入相关还同上一时间的输出相关。 latch缺点：& P* L1 [ C, m2 s& X

1、没有时钟端，不受系统同步时钟的控制，无法实现同步操作；7 j# K$ I: D8 h# W, Z1 P2 L4 p 2、对输入电平敏感，受布线延迟影响较大，很难保证输出没有毛刺产生；SoC Vista -- 开源IP通吃岛% H! Z1 a A, _4 M) U) g

在xilinx和altera器件的slice和LE中都能够同时支持生产d-latch和d-ff，在这一层面上二者有什么区别暂时没有想到。如果使用门电路来搭建latch和ff，则latch消耗的门资源比ff要少，这是latch比ff优越的地方。 latch的最大缺点就是没有时钟端，和当前我们尽可能采用时序电路的设计思路不符。 latch是电平触发，相当于有一个使能端，且在激活之后（在使能电平的时候）相当于导线了，随输出而变化，在非使能状态下是保持原来的信号，这就可以看出和flip-flop的差别，其实很多时候latch是不能代替ff的 1.latch对毛刺敏感SoC Vista -- 开源IP通吃岛) x5 L* i& B3 G W, ]2 A

2.在ASIC中使用latch的集成度比DFF高，但在FPGA中正好相反，因为FPGA中没有标准的latch单元，但有DFF单元，一个LATCH需要多个LE才能实现www.socvista.com$ k' J3 M. y9 D4 Q% d 3.latch将静态时序分析变得极为复杂* B+ y, ?( }5 h3 `' o

4.目前latch只在极高端电的路中使用，如intel 的P4等CPU。 FPGA中有latch单元，寄存器单元就可以配置成latch单元，在xilinx v2p的手册将该单元成为register/latch单元，附件是xilinx半个slice的结构图。其它型号和厂家的FPGA没有去查证。——个人认为xilinx是能直接配的而altera或许比较麻烦，要几个LE才行，然而也非xilinx的器件每个slice都可以这样配置9 B4 w b: J6 t# w2 ^% b' x altera的只有DDR接口中有专门的latch单元，一般也只有高速电路中会采用latch的设计。 altera的LE是没有latch的结构的 . ]# K/ ?+ U; a2 }7 n0 N' ^. U

又查了sp3和sp2e，别的不查了，手册上说支持这种配置。有关altera的表述wangdian说的对，altera的ff不能配置成latch，它使用查找表来实现latch， 3、 频率补偿目的就是减小时钟和相位差，使输入输出频率同步

频率响应是指将一个以恒电压输出的音频信号与系统相连接时，音箱产生的声压随频率的变化而发生增大或衰减、相位随频率而发生变化的现象，这种声压和相位与频率的相关联的变化关系称为频率响应。也是指在振幅允许的范围内音响系统能够重放的频率范围，以及在此范围内信号的变化量称为频率响应，也叫频率特性。在额定的频率范围内，输出电压幅度的最大值与最小值之比，以分贝数（dB）来表示其不均匀度。

频率响应在电能质量概念中通常是指系统或计量传感器的阻抗随频率的变化。

频率范围是指音响系统能够回放的最低有效回放频率与最高有效回放频率之间的范围；频率响应是指将一个以恒电压输出的音频信号与系统相连接时，音箱产生的声压随频率的变化而发生增大或衰减、相位随频率而发生变化的现象，这种声压和相位与频率的相关联的变化关系(变化量)称为频率响应，单位分贝(dB)。频率范围和频率响应这两个概念有时并不区分，就叫作频响。 音响系统的频率特性常用分贝刻度的纵坐标表示功率和用对数刻度的横坐标表示频率的频率响应曲线来描述。当声音功率比正常功率低3dB时，这个功率点称为频率响应的高频截止点和低频截止点。高频截止点与低频截止点之间的频率，即为该设备的频率响应；声压与相位滞后随频率变化的曲线分别叫作“幅频特性”和“相频特性”，合称“频率特性”。这是考察音箱性能优劣的一个重要指标，它与音箱的性能和价位有着直接的关系，其分贝值越小说明音箱的频响曲线越平坦、失真越小、性能越高。

4、 从理论上讲，20～20000Hz的频率响应足够了。低于20Hz的声音，虽听不到但人的其

它感觉器官却能觉察，也就是能感觉到所谓的低音力度，因此为了完美地播放各种乐器和语言

信号，放大器要实现高保真目标，才能将音调的各次谐波均重放出来。所以应将放大器的频带扩展，下限延伸到20Hz以下，上限应提高到20000Hz以上。对于信号源(收音头、录音座和激光唱机等)频率响应的表示方法有所不同。例如欧洲广播联盟规定的调频立体声广播的频率响应为40～15000Hz时十／—2dB，国际电工委员会对录音座规定的频率响应最低指标：40～12500Hz时十／—2．5十／—4．5dB(普通带)，实际能达到的指标都明显高于此数值。CD机的频率响应上限为20000Hz，低频端可做到很低，只有几个赫兹，这是CD机放音质量好的原因之一。

5、 无源滤波器：这种电路主要有无源元件R、L和C组成有源滤波器：集成运放和R、C组成，具有不

用电感、体积小、重量轻等优点。集成运放的开环电压增益和输入阻抗均很高，输出电阻小，构成有源滤波电路后还具有一定的电压放大和缓冲作用。但集成运放带宽有限，所以目前的有源滤波电路的工作频率难以做得很高

6、 引入交流负反馈后可以改善放大电路多方面的性能，可以提高放大倍数的稳定性、改变输入电阻和输

出电阻、展宽频带、减小非线性失真等。在实用电路中，应根据需求引入合适的反馈。

1、基尔霍夫定理的内容是什么？

基尔霍夫定律包括电流定律和电压定律

电流定律：在集总电路中，任何时刻，对任一节点，所有流出节点的支路电流的代数和恒等于零。 电压定律：在集总电路中，任何时刻，沿任一回路，所有支路电压的代数和恒等于零。

2、描述反馈电路的概念，列举他们的应用。

反馈，就是在电子系统中，把输出回路中的电量输入到输入回路中去。

反馈的类型有：电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。

负反馈的优点：降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用。

电压负反馈的特点：电路的输出电压趋向于维持恒定。 电流负反馈的特点：电路的输出电流趋向于维持恒定。

3、有源滤波器和无源滤波器的区别

无源滤波器：这种电路主要有无源元件R、L和C组成

有源滤波器：集成运放和R、C组成，具有不用电感、体积小、重量轻等优点。

集成运放的开环电压增益和输入阻抗均很高，输出电阻小，构成有源滤波电路后还具有一定的电压放大和缓冲作用。但集成运放带宽有限，所以目前的有源滤波电路的工作频率难以做得很高。 数字电路

1、同步电路和异步电路的区别是什么？

同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。

异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。 2、什么是\线与\逻辑，要实现它，在硬件特性上有什么具体要求？

将两个门电路的输出端并联以实现与逻辑的功能成为线与。 在硬件上，要用OC门来实现，同时在输出端口加一个上拉电阻。 由于不用OC门可能使灌电流过大，而烧坏逻辑门。

3、解释setup和hold time violation，画图说明，并说明解决办法。（威盛VIA2003.11.06上海笔试试题）

Setup/hold time是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，