LVDS-LVPECL-CML之间的电路和参数

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LVDS信号原理

LVDS即Low Voltage Differential Signaling的缩写，是当今流行最广泛的低压差分信号之一，它具有功耗低、抗扰性好，最新的LVDS标准能够实现3Gbps以上的数据速率。LVDS信号的摆幅只有350mV。3.3V LVDS线驱动器的输入电平对于逻辑0为0.0VDC到0.8VDC、对于逻辑1为2.0VDC到3.0VDC。0.8VDC和2.0VDC之间的输入电平公平定义，这意味着驱动的开关转换阈值电平也未定义。

LVDS驱动器中含有一个3.5mA的电流源，接收端的输入阻抗很高，所以，整个电路电流全部流过100Ω垮接电阻，于是在垮接电阻上产生了350mV的电压。改变电流的方向即可在垮接电阻上产生相反方向的电压，以这种方式来产生逻辑1和0。

LVDS的优点：

1. 由于LVDS的电流源始终导通，此特性可以消除开关噪声带来的尖峰和大电流晶体管

不断开合造成的EMI干扰。

2. 差分线的间距很短，受到的干扰一样，所以在接收端进行差模运算后，干扰正好抵消。 3. LVDS差分线中传输的电流相同，方向相反，产生的EMI很低。

CML与CML信号的连接：

CML到CML之间的连接分为两种情况，当收发两端的器件使用相同的电源时，CML到CML可以采用直流耦合方式，这时不需要加任何器件；当收发两端器件采用不同电源时，一般要考虑交流耦合，注意这时选用的耦合电容要足够大，以避免在较长连0或连1情况出现时，接收端差分电压变小。 直流耦合：

交流耦合：

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LVDS到LVDS信号的连接：

因为LVDS的输入与输出都是内部匹配的，所以LVDS间的连接可以直接连接。

CML与LVDS的连接：

一般情况下，实际应用中没有CML和LVDS进行互联的情况，因为LVDS通常用作并联数据的传输，数据速率为155MHz，622MHz，或1.25GHz，而CML常用来做串行数据的传输，传输速率为2.5GHz或10GHz。作为特殊情况，下面给出他们互联的解决方案。

LVDS到CML的连接：

CML到LVDS的连接：

LVPECL与CML的连接有直流和交流两种耦合方式。 交流耦合方式：

在LVPECL的两个输出端各加一个到地的偏置电阻，电阻值选取范围可以从142ohm到200ohm。如果LVPECL的输出信号摆幅大于CML的接收范围，可以在信号通道上串接一个25ohm的电阻，这时CML输入端的电压摆幅变为原来的0.67倍。交流耦合方式如下图所示：

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直流耦合情况：

在LVPECL到CML的直流耦合连接方式中需要一个电平转换网络，该电平转换网络的作用是匹配LVPECL的输出与CML的输入共模电压。一般要求该电平转换网络引入的损耗要小，以保证LVPECL的输出经过衰减后仍能满足CML输入灵敏度的要求；另外还要求来自LVPECL端看到的负载阻抗近似为50ohm。下图为电平转换网络。

该电阻转换网络必须满足如下方程式：

求解上面的方程组，得到R1=182ohm，R2=82ohm, VA=1.35V, VB=3.11V, Gain=0.147, Zin=49ohm。直流耦合方式如下图所示：

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CML即Current Mode Logic，也就是电流模式逻辑，CML电路主要靠电流驱动，可以说CML是所有高速数据接口形式中最简单的一种，它的输入与输出是匹配好的，从而减少了外围器件，使用时直接连接就可以，基本上不需要在IC外面做匹配，此特点使单板硬件设计更简单，单板看起来更简洁，CML的摆幅较小，功耗比较低。 CML输出结构：

如上图所示，CML的输出电路形式是一个差分对，该差分对的集电极电阻为50ohm，输出信号的高低电平切换是靠共发射极差分对的开关控制的，差分对的发射极到地的恒流源典型值为16mA，假定CML的输出负载为一50ohm上拉电阻，则单端CML输出信号的摆幅为VCC ~ VCC-0.4V。在这种情况下，差分输出信号摆幅为800mV，共模电压为VCC-0.2V。若CML输出采用交流耦合至50ohm负载，这时的直流阻抗由集电极电阻决定，为50ohm，CML输出工模电压变为VCC-0.4V，差分信号摆幅仍为800mV。 CML波形：

CML的输入一般都是片内匹配好的，50ohm上拉到VCC，而且大部分是交流耦合。 CML的输入结构：

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