(强烈推荐)基于FPGA的等精度数字频率计设计毕业论文

1. 绪 论

21世纪人类将全面进入信息化社会，对微电子信息技术和微电子VLSI基础技术将不断提出更高的发展要求，微电子技术仍将继续是21世纪若干年代中最为重要的和最有活力的高科技领域之一。而集成电路(IC)技术在微电子领域占有重要的地位。伴随着IC技术的发展，电子设计自动化(Electronic Design Automation, EDA)己经逐渐成为重要设计手段，其广泛应用于模拟与数字电路系统等许多领域。

EDA是指以计算机大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关开发软件，自动完成用软件方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术[1]。

VHDL（超高速集成电路硬件描述语言）是由美国国防部开发的一种快速设计电路的工具，目前已经成为IEEE（The Institute of Electrical and Electronics Engineers）的一种工业标准硬件描述语言。相比传统的电路系统的设计方法，VHDL具有多层次描述系统硬件功能的能力，支持自顶向下（Top_Down）和基于库（LibraryBased）的设计的特点，因此设计者可以不必了解硬件结构。从系统设计入手，在顶层进行系统方框图的划分和结构设计，在方框图一级用VHDL对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD器件中去，从而实现可编程的专用集成电路（ASIC）的设计。

数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差，可靠性差。随着复杂可编程逻辑器件（CPLD）的广泛应用，以EDA工具作为

开发手段，运用VHDL语言。将使整个系统大大简化。提高整体的性能和可靠性。

数字频率计是通信设备、音、视频等科研生产领域不可缺少的测量仪器。采用VHDL编程设计实现的数字频率计，除被测信号的整形部分、键输入部分和数码显示部分外，其余全部在一片FPGA芯片上实现。整个系统非常精简，且具有灵活的现场可更改性。

本文用VHDL在CPLD器件上实现一种8 位数字频率计测频系统，能够用十进制数码显示被测信号的频率，不仅能够测量正弦波、方波和三角波等信号的频率，而且能对其他多种频率信号进行测量。具有体积小、可靠性高、功耗低的特点。

1.2 基于EDA的FPGA CPLD开发

我国的电子设计技术发展到今天，将面临一次更大意义的突破，即 FPGACPLD ( Field Programmable Gate Array，现场可编程门阵列Complex Programmable Logic Device，复杂可编程逻辑器件)在EDA基础上的广泛应用。从某种意义上说，新的电子系统运转的物理机制又将回到原来的纯数字电路结构，但却是一种更高层次的循环，它在更高层次上容纳了过去数字技术的优秀部分，对(Micro Chip Unit ) MCU系统是一种扬弃，在电子设计的技术操作和系统构成的整体上发生了质的飞跃。如果说MCU在逻辑的实现上是无限的话，那么FPGACPLD不但包括了MCU这一特点，而且可以触及硅片电路线度的物理极限，并兼有串、并行工作方式，高速、高可靠性以及宽口径适用性等诸多方面的特点。不但如此，随着EDA技术的发展和FPGACPLD在深亚微米领域的进军，它们与MCU, MPU, DSP, AD, DA, RAM和ROM等独立器件间的物理与功能界限已日趋模糊。特别是软硬IP芯核(知识产权芯核;Intelligence Property Core，一种已注册产权的电路设计)产业的迅猛发展，嵌入式通用及标准FPGA器

件的呼之欲出，片上系统(SOC)已经近在咫尺。FPGACPLD以其不可替代的地位及伴随而来的极具知识经济特征的IP芯核产业的崛起，正越来越受到业内人士的密切关注。

FPGACPLD简介

FPGA和CPLD都是高密度现场可编程逻辑芯片，都能够将大量的逻辑功能集成于一个单片集成电路中，其集成度已发展到现在的几百万门。复杂可编程逻辑器件CPLD是由PAL ( Programmable Array Logic，可编程数组逻辑)或GAL ( Generic Array Logic，通用数组逻辑)发展而来的。它采用全局金属互连导线，因而具有较大的延时可预测性，易于控制时序逻辑;但功耗比较大。现场可编程门阵列(FPGA)是由掩膜可编程门阵列(MPGA)和可编程逻辑器件二者演变而来的，并将它们的特性结合在一起，因此FPGA既有门阵列的高逻辑密度和通用性，又有可编程逻辑器件的用户可编程特性。FPGA通常由布线资源分隔的可编程逻辑单元(或宏单元)构成数组，又由可编程IO单元围绕数组构成整个芯片。其内部资源是分段互联的，因而延时不可预测，只有编程完毕后才能实际测量。

CPLD和FPGA建立内部可编程逻辑连接关系的编程技术有三种:基于反熔丝技术的器件只允许对器件编程一次，编程后不能修改。其优点是集成度、工作频率和可靠性都很高，适用于电磁辐射干扰较强的恶劣环境。基于EEPROM内存技术的可编程逻辑芯片能够重复编程100次以上，系统掉电后编程信息也不会丢失。编程方法分为在编程器上编程和用下载电缆编程。用下载电缆编程的器件，只要先将器件装焊在印刷电路板上，通过PC, SUN工作站、ATE(自动测试仪)或嵌入式微处理器系统，就能产生编程所用的标准5V, 3.3V或2.5V逻辑电平信号，也称为ISP ( In System Programmable)方式编程，其调试和维修也很方便。基于SRAM技术的器件编程数据存储于器件的RAM区中，使之具有用户设计的功能。在系统

不加电时，编程数据存储在EPROM、硬盘、或软盘中。系统加电时将这些编程数据实时写入可编程器件，从而实现板级或系统级的动态配置。

1.3 硬件描述语言(HDL)

硬件描述语言(HDL)是相对于一般的计算机软件语言如C , Pascal而言的。 HDL是用于设计硬件电子系统的计算机语言，它描述电子系统的逻辑功能、电路结构和连接方式。设计者可以利用HDL程序来描述所希望的电路系统，规定其结构特征和电路的行为方式;然后利用综合器和适配器将此程序变成能控制FPGA和CPLD内部结构、并实现相应逻辑功能的门级或更底层的结构网表文件和下载文件。硬件描述语言具有以下几个优点:a.设计技术齐全，方法灵活，支持广泛。b.加快了硬件电路的设计周期，降低了硬件电路的设计难度。 c.采用系统早期仿真，在系统设计早期就可发现并排除存在的问题。d.语言设计与工艺技术无关。e.语言标准，规范，易与共享和复用。就FPGACPLD开发来说，VHDL语言是最常用和流行的硬件描述语言之一。本次设计选用的就是VHDL语言，下面将主要对VHDL语言进行介绍。

VHDL语言简介

VHDL是超高速集成电路硬件描述语言的英文字头缩写简称，其英文全名是Very-High -Speed Integrated Circuit Hardware Description Language。它是在70 ~ 80年代中由美国国防部资助的VHSIC(超高速集成电路)项目开发的产品，诞生于1982年。1987年底，VHDL被IEEE(The Institute of Electrical and Electronics Engineers)确认为标准硬件公司相继推出了自己的VHDL设计环境。此后，VHDL在电子设计领域受到了广泛的接受，并逐步取代了原有的非标准HDL。1993年，IEEE对VHDL