数电课程设计基于FPGA的数字式秒表报告

数字电子技术课程设计报告

基于FPGA的数字式秒表

一、 设计任务及要求

秒表由于其计时精确，分辨率高（0.01 秒），在各种竞技场所得到了广泛的应用，本次设计的任务就是设计一个基于 FPGA 的数字式秒表。 1、基本要求： （1）性能指标：

秒表的分辨率为 0.01 秒，最长计时时间为 99.99 秒； （2）设置启/停开关和复位开关（计数控制器）：

启/停开关 S1 的使用方法与传统的机械计时器相同，即按一下启/停开关，启动计时器开始计时，再按一下启/停开关计时终止。复位开关 S2 用来使计时器清 0，复位开关可以在任何情况下使用，即使在计时过程中，只要按一下复位开关，计时进程应立即终止，并对计时器清零。（开关按下为 0，弹起为 1）。 （3）秒表的计时基准信号：

以周期为 0.01 秒（频率 100HZ）的计时脉冲作为一个比较精准的计时基准信号输入到0.01 秒位计数器的时钟端；在设计中采用分频器把 1000HZ 的时钟信号转换为 100HZ 的计时基准信号，其分频系数为 10。 （4）数码管动态显示：

七段数码管采用动态扫描的方式显示，扫描需要一个比较高频率的信号，本次设计选用 1000HZ 。为了得到 1000Hz 信号，必须对输入的时钟信号 50MHZ 进行分频。显示模块共用 11 个管脚，其中 8 个用于连接 8 个数码管的七段 LED，还有 3 个管脚用于选择点亮哪个数码管，每隔很短的一段时间 8 个数码管交替点亮，依次循环，动态显示，由于人眼的视觉残留，可以观察到连续的测量计数器的计数值。

上电后，八个数码管中左边四个显示自己的学号后四位，在运行过程中一直不变；右边四个显示计时时间，范围 0000~9999，利用两个按钮 S1、S2 控制计时。 2、提高要求：

加入小数点，计时数码管显示范围 00.00~99.99。

二、 系统原理框图

38译码器

显示译码器 位控，3位信号

数据选择器 模8计数器

1000Hz

5 万分频器 模 10 计数器

100Hz

50MHz 10分频器

1000Hz 段控，8位信号 控制器 三、 电路实现

四、 功能模块

1、 分频器（以10分频器为例）

（1）Verilog HDL语言程序 module fp10( Clk, Out );

input Clk; output Out; reg Out;

reg [3:0] Cout; reg Clk_En; initial Out<=0;

always @(posedge Clk ) begin

Cout <= (Cout == 4'd10) ? 4'd0 : (Cout + 4'd1); Clk_En <= (Cout >= 4'd5) ? 1'd1 : 1'd0; Out<=Clk_En; end

Endmodule

（2）模块化电路

（3）波形仿真

由波形仿真图可以看出，10分频器将1000Hz的脉冲分频成100Hz的脉冲。

2、 计数器（以模10计数器为例）

（1）Verilog HDL语言程序 module counter10(

Clk,

EN,RET, CQ,OUT