蒋立平数字逻辑电路与系统设计第7章习题及解答

习题

7.1 若某存储器的容量为1M×4位，则该存储器的地址线、数据线各有多少条？ 题7.1 解：

该存储器的地址线有10条，数据线有2条。

7.3 某计算机的内存储器有32位地址线、32位并行数据输入、输出线，求该计算机内存

的最大容量是多少？ 题7.3 解：

该计算机内存的最大容量是232×32位。

7.5 已知ROM的数据表如表P7.5所示，若将地址输入A3、A2、A1和A0作为3个输入逻

辑变量，将数据输出F3、F2、F1和F0作为函数输出，试写出输出与输入间的逻辑函数式。

表P7.5

A3A2A1 A0F3F2F1 F00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00 0 0 10 0 1 10 0 1 00 1 1 00 1 1 10 1 0 10 1 0 01 1 0 01 1 0 11 1 1 11 1 1 01 0 1 01 0 1 11 0 0 11 0 0 0

题7.5 解： F3??m(8~15)?A

3F2??m(4~11)?A3A2?A3A2?A3?A2 F1??m(2~5,10~13)?A2A1?A2A1?A2?A1 F1??m(1,2,5,6,9,10,13,14)?A1A0?A1A0?A1?A0

7.7 请用容量为1K×4位的Intel2114芯片构成4K×4位的RAM，要求画出电路图。

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题7.7 解：

I/01I/02I/03I/04I/01I/02I/03I/04(1)A0A1…A9R/WCSI/01I/02I/03I/04(２)A0A1…A9R/WCSI/01I/02I/03I/04(3)A0A1…A9R/WCSI/01I/02I/03I/04(4)A0A1…A9R/WCS…………A0A1A9R/W31Y2YY0Y12A10A11图 题解7.7

7.9 已知4输入4输出的可编程逻辑阵列器件的逻辑图如图P7.9所示，请写出其逻辑函

数输出表达式。

A01A11与阵列1A2A31&&&&&&&≥1F0F1F2F3或阵列≥1≥1≥1

图P7.9

题7.9 解：

F0?A0A1?A0A1

F1?A1A2?A1A2

2

F2?A2A3?A2A3

F3?A3

7.11 假设GAL器件的结构控制字取值分别为：SYN?1，AC0?0，AC1(n)?0，

XOR(n)?0，请画出OLMC(n)的等效电路图。

题7.11 解：

当GAL器件的结构控制字取值分别为：SYN?1，AC0?0，AC1(n)?0，

XOR(n)?0时，画出OLMC工作在纯组合输出模式，低电平输出有效，其等效电路

如图题解7.11所示。

CKOE1来自与门阵列1≥1=1EN1I/O(n){１反馈00来自邻级输出(m)CK图 题解7.11

OE

7.13 请问CPLD的基本结构包括哪几部分？各部分的功能是什么？ 题7.13 解：

CPLD产品种类和型号繁多，虽然它们的具体结构形式各不相同，但基本结构都由若干个可编程的逻辑模块、输入/输出模块和一些可编程的内部连线阵列组成。如Lattice公司生产的在系统可编程器件ispLSI1032，主要由全局布线区（GRP）、通用逻辑模块（GLB）、输入/输出单元（IOC）、输出布线区（ORP）和时钟分配网络（CDN）构成。

全局布线区GRP位于器件的中心，它将通用逻辑块GLB的输出信号或I/O单元的输入信号连接到GLB的输入端。通用逻辑块GLB位于全局布线区GRP的四周，每个GLB相当于一个GAL器件。输入/输出单元IOC位于器件的最外层，它可编程为输入、输出和双向输入/输出模式。输出布线区ORP是介于GLB和IOC之间的可编程互连阵

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列，以连接GLB输出到IOC。时钟分配网络CDN产生5个全局时钟信号，以分配给GLB和IOC使用。

7.15 若用XC4000系列的FPGA器件实现4线-16线译码器，请问最少需占用几个CLB? 题7.15 解：

最少需占用8个CLB。

第一个CLB可以完成任意两个独立4变量逻辑函数或任意一个5变量逻辑函数，

产生两个输出。而4线-16线译码器由4个输入变量产生16个输出变量，那么8个CLB的G、F组合逻辑函数发生器的输入端均共用译码器的4个输入变量，而每个CLB则分别完成译码器的16个输出变量中的2个输出。具体实现如图题解7.15。

图 题解7.15

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