计算机组成原理本科生期末试卷库（20套试卷与详细答案） - 图文

本科生期末试卷

据传送的

C. ______通道

7. 每一种外设都是在它自己的A。______控制下进行工作，而A则通过B. ______和C. ______相连并受C 控制。

8. 在计算机系统中，CPU对外围设备的管理处程序查询方式、程序中断方式外，还

有A. ______方式，B. ______方式，和C. ______方式。

三. 应用题

n1．（11分）设[x]补 =x0.x1x2?xn 。 求证：x = -x0 +?xi2

i?1-i

2．（11分）指令格式如下所示，其中OP 为操作码，试分析指令格式特点。

18 12 10 9 5 4 0 OP ——— 源寄存器 目标寄存器 3．（11分）以知cache 命中率 H=0.98，主存比cache 慢四倍，以知主存存取周期为200ns，求cache/主存的效率和平均访问时间。

4．（11分）某计算机有8条微指令I1—I8，每条微指令所包含的微命令控制信

号见下表

，a—j 分别对应10种不同性质的微命令信号。假设一条微指令的

控制字段仅限8位，请安排微指令的控制字段格式。

5．（11分） （1）某总线在一个总线周期中并行传送4个字节的数据，假设一个总线周

期等于一个总线时钟周期，总线时钟频率为33MHZ ，求总线带宽是多少？

（2）如果一个总线中并行传送64位数据，总线频率升为66MHZ，求总线带宽是多少？

6．（11分） 磁盘、磁带、打印机三个设备同时工作。磁盘以20μs的间隔发DMA请求，磁带以30μs的间隔发DMA请求，打印机以120μs的间隔发DMA请求，假设DMA控制器每完成一次DMA传输所需时间为2μs，画出多路DMA控制器工作时空图。

本科生期末试卷 五

一． 选择题（每题1分，共10分）

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本科生期末试卷

1．对计算机的产生有重要影响的是：______。

A 牛顿、维纳、图灵

B 莱布尼兹、布尔、图灵 C 巴贝奇、维纳、麦克斯韦 D 莱布尼兹、布尔、克雷

2．假定下列字符码中有奇偶校验位，但没有数据错误，采用偶校校验的字符码是______。 A 11001011 B 11010110 C 11000001 D 11001001

3．按其数据流的传递过程和控制节拍来看，阵列乘法器可认为是______。 A 全串行运算的乘法器 B 全并行运算的乘法器 C 串—并行运算的乘法器 D 并—串型运算的乘法器

4．某计算机字长32位，其存储容量为16MB，若按双字编址，它的寻址范围是______。 A 0—16MB B 0—8M C 0—8MB D 0—16MB 5．双端口存储器在______情况下会发生读 / 写冲突。 A 左端口与右端口的地址码不同 B 左端口与右端口的地址码相同 C 左端口与右端口的数据码相同 D 左端口与右端口的数据码不同 6．程序控制类指令的功能是______。 A 进行算术运算和逻辑运算

B 进行主存与CPU之间的数据传送

C 进行CPU和I / O设备之间的数据传送 D 改变程序执行顺序

7．由于CPU内部的操作速度较快，而CPU访问一次主存所花的时间较长，因此机器周期 通常用______来规定。

A 主存中读取一个指令字的最短时间 B 主存中读取一个数据字的最长时间 C 主存中写入一个数据字的平均时间 D 主存中读取一个数据字的平均时间

8．系统总线中控制线的功能是______。

A 提供主存、I / O接口设备的控制信号响应信号 B 提供数据信息 C 提供时序信号

D 提供主存、I / O接口设备的响应信号 9．具有自同步能力的记录方式是______。

A NRZ0 B NRZ1 C PM D MFM

10．IEEE1394的高速特性适合于新型高速硬盘和多媒体数据传送，它的数据传输率可以是 ______。

A 100兆位 / 秒 B 200兆位 / 秒 C 400兆位 / 秒 D 300兆位 / 秒

二． 填空题（每题3分，共24分）

1． Cache是一种A. ______存储器，是为了解决CPU和主存之间B. ______不匹配而采用 的一项重要硬件技术。现发展为多级cache体系，C. ______分设体系。

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本科生期末试卷

2． RISC指令系统的最大特点是：A. ______；B. ______;C. ______种类少。只有取数 / 存 数指令访问存储器。 3． 并行处理技术已成为计算计技术发展的主流。它可贯穿于信息加工的各个步骤和阶段。 概括起来，主要有三种形式A. ______并行；B. ______并行；C. ______并行。 4. 为了解决多个A. ______同时竞争总线，B. ______必须具有C. ______部件。

5. 软磁盘和硬磁盘的A. ______原理与B. ______方式基本相同，但在C. ______和性能上 存在较大差别。

6．选择型DMA控制器在A. ______可以连接多个设备，而在B. ______只能允许连接一个 设备，适合于连接C. ______设备。

7．主存与cache的地址映射有A. ______、B. ______、C. ______三种方式。其中组相连 方式适度地兼顾了前二者的优点，又尽量避免其缺点，从灵活性、命中率、硬件投资来 说较为理想。

8．流水CPU是以A. ______为原理构造的处理器，是一种非常B. ______的并行技术。目 前的C. ______微处理器几乎无一例外的使用了流水技术。

三． 应用题

1. （11分）CPU执行一段程序时，cache完成存取的次数为3800次，主存完成存取的次

数为200次，已知cache存取周期为50ns,主存为250ns,求cache / 主存系统的效率和平均访问时间。

2. （11分）某加法器进位链小组信号为C4C3C2C1 ，低位来的信号为C0 ，请分别按下述两种方式写出C4C3C2C1的逻辑表达式。

（1） 串行进位方式 （2） 并行进位方式

3. （11分）图B5.1所示为存贮器的地址空间分布图和存贮器的地址译码电路，后者可在

A组跨接端和B组跨接端之间分别进行接线。74LS139是 2 ：4译码器，使能端G接

地表示译码器处于正常译码状态。

要求：完成A组跨接端与B组跨接端内部的正确连接，以便使地址译码电路按图的要求正确寻址。

图B5.1

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本科生期末试卷

4. （11分）运算器结构如图B5.2所示，R1 ，R2，R3 是三个寄存器，A和B是两个三选

一的多路开关，通路的选择由AS0 ,AS1 和BS0 ，BS1端控制，例如BS0BS1 = 11时，选择R3 ，BS0BS1 = 01时，选择R1??，ALU是算术 / 逻辑单元。S1S2为它的两个操作控制端。其功能如下：

图B5.2

S1S2 = 00时，ALU输出 = A S1S2 = 01时，ALU输出 = A + B S1S2 = 10时，ALU输出 = A – B S1S2 = 11时，ALU输出 = A⊕B 请设计控制运算器通路的微指令格式。

5. （11分）集中式仲裁有几种方式？画出独立请求方式的逻辑图，说明其工作原理。 6. （11分）单级中断中，采用串行排队链法来实现具有公共请求线的中断优先级识别，

请画出中断向量为001010，001011，001000三个设备的判优识别逻辑图。

本科生期末试卷六

一． 选择题（每小题1分，共10分）

1．完整的计算机应包括______。 A 运算器、存储器、控制器 ； B 外部设备和主机 ；

C 主机和实用程序 ；

D 配套的硬件设备和软件系统 ；

2．用64位字长（其中1位符号位）表示定点小数时，所能表示的数值范围是______。 A [ 0，264 – 1 ] B [ 0，263 – 1 ] C [ 0，262 – 1 ] D [ 0，263 ] 3．四片74181ALU和1片74812CLA器件相配合，具有如下进位传递功能______。 A 行波进位 ；

B 组内先行进位，组间先行进位 ； C 组内先行进位，组间行波进位 ； D 组内行波进位，组间先行进位 ；

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