当前位置：首页 > 数字电子技术习题解答1-11章（完整个性版） - 图文
6．n，J=K=1，J＝K＝Q0Q1Q2Qn-2 7．
1FF0 FF1
Q0 1J 1J 1 > C1 > C1
1K 1K CP
8．111
9．最高位，010
10．000－100，输出波形略。
Q1
自测练习（6.4）
1．74LS161是（ ）（同步，异步）（ ）（二，十六）进制加计数器。 2．74LS161的清零端是（ ）（高电平，低电平）有效，是（ ）（同步，异步）清零。 3．74LS161的置数端是（ ）（高电平，低电平）有效，是（ ）（同步，异步）置数。 4．异步清零时与时钟脉冲（ ）（有关，无关）；同步置数时与时钟脉冲（ ）（有关，无关）。
5．74LS161的进位信号RCO为一个（ ）（正，负）脉冲；在（ ）条件下产生进位信
号。
6．在（ ）条件下，74LS161的输出状态保持不变。
（a）CLR=1 （b）LD=1 （c）ET=0 EP=0 （d）ET·EP=0 7．74LS161进行正常计数时，每来一个时钟脉冲（ ）（上升沿，下降沿），输出状态加计
数一次。
8．74LS161进行正常计数时，相对于时钟脉冲而言，其输出Q0是（ ）分频输出，Q1是（ ）分频输出，Q2是（ ）分频输出，输出Q3是（ ）分频输出，进位信号RCO是（ ）分频输出。 9．74LS192是（ ）（同步，异步）（ ）（二，十）进制可逆计数器。 10．74LS192的清零端是（ ）（高电平，低电平）有效，是（ ）（同步，异步）清零。 11．当74LS192连接成加法计数器时，CPD、CPU 的接法是（ ）。
（a）CPU＝1 CPD=1 （b）CPU＝1 CPD=CP
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（c）CPU＝CP CPD=1 （d）CPU＝CP CPD=0
12．对于74LS93，将计数脉冲从CPA输入，QA连接到CPB时，（ ）（QA，QD，QC，QB）
是最高位；（ ）（QA，QD，QC，QB）是最低位。
13．对于74LS90，将计数脉冲从CPA输入，QA连接到CPB时，构成（ ）（8421BCD码，
5421BCD码）十进制加计数器。这时，（ ）（QA，QD，QC，QB）是最高位；（ ）（QA，QD，QC，QB）是最低位。
14．对于74LS90，将计数脉冲从CPB输入，QD连接到CPA时，构成（ ）（8421BCD码，
5421BCD码）十进制加计数器。这时，（ ）（QA，QD，QC，QB）是最高位；（ ）（QA，QD，QC，QB）是最低位。 15．74LS90构成8421BCD码的十进制加计数器时，（ ）可作为进位信号；它构成5421BCD
码的十进制加计数器时，（ ）可作为进位信号。 16．74LS90的异步清零输入端R0(1)、R0(2)是（ ）（高电平，低电平）有效。 17．74LS90的异步置9输入端S9(1)、S9(2) 是（ ）（高电平，低电平）有效。 18．74LS90进行正常计数时，每来一个时钟脉冲（ ）（上升沿，下降沿），输出状态加计
数一次。
19．74LS90进行8421BCD码加计数时，相对于时钟脉冲而言，其输出QA是（ ）分频
输出，QB是（ ）分频输出，QC是（ ）分频输出，输出QD是（ ）分频输出。 20．采用两片74LS161，按照异步方式构成多进制计数器时，如果将低位片的进位信号RCO
直接连接到高位片的时钟脉冲输入端，这样构成的是（ ）进制计数器。 21．两片74LS161构成的计数器的最大模是（ ），如果它的某计数状态为56，其对应的
代码为（ ）。
22．两片74LS90构成的计数器的最大模是（ ），如果它的某计数状态为56，其对应的代
码为（ ）。
23．在数字钟电路中，24进制计数器（ ）（可以，不可以）由4进制和6进制计数器串
接构成。
24．在数字钟电路中，60进制计数器（ ）（可以，不可以）由6进制和10进制计数器串
接构成。
1．同步，十六 2．低电平，异步 3．低电平，同步 4．无关，有关
5．正，输出端均为1 6．（a）、(b)、(d) 7．上升沿
8．2，4，8，16 9．同步，十进制 10．高电平，异步 11．(c)
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12． QD，QA
13．8421BCD码，QD，QA 14．5421BCD码。QA，QB 15．QD，QA 16．高电平 17．高电平 18．下降沿
19．2，5，10，10 20．255
21．256，00111000 22．100，01010110 23．不可以 24．可以
习题
6.1 如果习题6.1图中所示12位寄存器的初始状态为101001111000，那么它在每个时钟脉冲之后的状态是什么？ 串行数据输入 D SRG12 串行数据输出
> C1 CP
习题6.1图
串行数据输入
CP
1
2
3
4
5
6
7
8
9
10 11
12 6.2 试用3片74LS194构成12位双向移位寄存器。
6.3 试用负边沿D触发器构成异步8进制加法计数器电路，并画出其输出波形。 6.4 试用负边沿JK触发器构成异步16进制减法计数器电路，并画出其输出波形。 6.5 试用正边沿D触发器构成异步5进制加法计数器电路，并画出其输出波形。 6.6 试用负边沿JK触发器构成同步16进制加法计数器电路，并画出其输出波形。
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6.7 试用负边沿JK触发器构成同步6进制加法计数器电路，并画出其输出波形。
6.8 采用反馈清零法，利用74LS161构成同步10进制加法计数器，并画出其输出波形。 6.9 采用反馈置数法，利用74LS161构成同步加法计数器，其计数状态为1001～1111。 6.10采用反馈清零法，利用74LS192构成同步8进制加法计数器。
6.11采用反馈置数法，利用74LS192构成同步减法计数器，其计数状态为0001～1000。 6.12 试分析习题6.12图中所示电路，画出它的状态转换图，并说明它是几进制计数器。 6.13试分析习题6.13图中所示电路，画出它的状态转换图，并说明它是几进制计数器。 ET Q3 Q2 Q1 Q0 1 RCO EP 1 74LS161 CP 计数脉冲 LD CLR D3 D2 D1 D0 1 1 1 0
习题6.12图
1 1 计数脉冲
ET Q3 Q2 Q1 Q0 RCO EP 74LS161 CP LD CLR D3 D2 D1 D0 1 1 0 0 1
习题6.13图
1
6.14采用反馈清零法，利用74LS93构成异步10进制加法计数器，并画出其输出波形。 6.15采用反馈清零法，利用74LS90按8421BCD码构成9进制加法计数器，并画出其输出波形。
6.16采用反馈置9法，利用74LS90按8421BCD码构成9进制加法计数器，并画出其输出波形。
6.17利用74LS90按5421BCD码构成7进制加法计数器，并画出其输出波形。
6.18分析习题6.18图中所示电路。画出它的状态转换图，并说明它是几进制计数器。
习题6.18图
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