1位全加器原理图输入设计

南昌航空大学实验报告

年 月 日

课程名称: EDA技术实验 课程名称: 1位全加器原理图输入设计 班级:_09083114___姓名: 同组人:___________________________ 指导老师评定:___________________________签名:________________________

实验目的

1、熟悉利用Quartus II的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个全加器的设计把握利用EDA软件进行电子线路设计的详细步骤；

2掌握利用EDA工具进行原理图输入这几、仿真、综合的方法。

实验原理

1位全加器可由两个半加器及或门连接而成；多为全加器可以由多个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。

实验步骤

1.要设计的半加器为h_adder，如图4-1所示，a为被加数，b为加数，so为何，co为进位输出。

图4-1 1为半加器原理图

原理图设计完成后进行编译，编译通过进行下一步操作。

2.波形仿真如图4-2

图4-2 半加器波形仿真图

由波形图可以看出，当a和b都为1是，产生进位，此时co为1，so为0，只有a或者b为1时，不产生进位，co为0，so为1，a和b 都为0时，co和so都为0。

3、1位全加器由两个半加器及或门连接而成，如图4-3所示，ain为被加数，bin为加数，cin为进位输入，sum为和，cout为进位输出。

图4-3 1位全加器原理图

原理图设计完成后进行编译，编译通过进行下一步操作。 4、1位全加器波形仿真如图4-4所示

图4-4 1位全加器波形仿真图

由波形图的1位全加器的真值表如表4.1所示

表4.1 1位全加器真值表 输入 输出 ain bin cin cout sum 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 0 1 0 1 0 1 1 1 1 1 与1位全加器逻辑表达式 sum=ain⊕bin⊕cin

Cout=ain ? bin+（ain ? bin）cin 符合。

实验总结

通过本次实验，熟悉了Quartus II的简单应用，能够设计简单的组合电路，掌握了层次化设计的方法，通过一个全加器的设计，也加深了对全加器的认识和理解。