Zynq高速串行CMOS接口的设计与实现

两路LVDS通道分别单独进行Sync Code搜索，若32次bitslip后任然没有找到Sync Code，则报告CMOS输出错误。 （2）格式化输出

格式化输出模块完成将CMOS输出的数据解码成12-bit Pixel数据并按照视频格式时序输出，结构如图14所示。

图14 格式化输出逻辑结构

对格式化输出的详细实现过程这里不赘述。 2.3.5 接收模块顶层文件描述

IMX122-LVDS接收模块由4个文件构成，分别是imx122_lvds_rev_v1_0、lvds_data_rx、rev_data_format_v1_0和imx122_slvsyn_timing_v1_0构成，它们的层析结构如图15所示。

图15 LVDS接收模块文件结构

注：蓝色的imx122_slvsyn_timing_v1_0不属于LVDS接收内容，但CMOS在SLAVE模式下必须由它提供同步信号后才能正常输出。