计算机组成原理 FPGA实验指导书

2'b01: begin Y3<=1;Y2<=1;Y1<=0;Y0<=1;end 2'b10: begin Y3<=1;Y2<=0;Y1<=1;Y0<=1;end 2'b11: begin Y3<=0;Y2<=1;Y1<=1;Y0<=1;end default:begin Y3<=1;Y2<=1;Y1<=1;Y0<=1;end endcase end else begin

Y3<=1;Y2<=1;Y1<=1;Y0<=1; end end

endmodule

ls273 #(.N(8)) ls273zl(

.clk_s(clk), .Clock(CPzl), .Clear(rst_n), .D(databus2114), .Q(dout_zl) );

module ls273 #(parameter N = 8)(clk_s,Clock,Clear,D,Q);

input clk_s,Clock,Clear; input [N-1:0] D; output [N-1:0] Q;

reg [N-1:0] Q;

always@(posedge clk_s ) begin

if (!Clear) Q<= 0; else if (Clock==1) begin Q<=D; end end

endmodule

六、验报告要求

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１．实验目的 ２．实验设备 ３．实验内容

A. 方案框图

B. 时序逻辑函数表达式 C. 模块代码 D. 引脚映射表 E. 加载后运行情况

４．实验小结 附录 74LS00 74LS04 74LS08 74LS32 74LS02 74LS10 74LS11 74LS20 74LS27 74LS54 74LS74 常用器件简介2输入四正与非门 六倒相器

2输入四正与门 2输入四正或门 2输入四正或非门 3输入三正与非门 3输入三正与门 4输入双正与非门 3输入三正或非门 四组输入与或非门 正沿触发双D触发器

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74LS85 4位幅度比较器 74LS138 3一8线译码器 74LS86 2输入四异或门 74LS139 双2—4线译码器 74LS153 双4选1数据选择器

74LS00

74LS154 74LS157 74LS161 74LS174 74LS181 74L8182 74LS 193 74LS244 74LS245 74LS273 74LS373 74LS374 74LS381 74LS670 21l4

附录 2输入四正与非门 4—16线译码器

四2选1数据译码器 同步4位计数器 六D触发器 算术逻辑单元 超前进位发生器

同步可逆双时钟计数器 八缓冲器/总线驱动器 八总线收发器 八D触发器 八D锁存器 八D锁存器 算术逻辑单元 4×4寄存器堆 1K×4静态RAM 常用器件简介- 31 -

74LS04 六倒相器

74LS08 2输入四正与门

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