当前位置：首页 > 基于FPGA的信号发生器的设计_课程设计
cnt:=0; --当计数的值大于64时，清零。
a<=NOT a; --对内部a变量取反，a变化已启动进程END PROCESS; END IF; END IF; END PROCESS; PROCESS(clk,a) BEGIN
IF clk'EVENT AND clk='1' THEN IF a='1' THEN
q<=255; --a=1,输出一个波形周期内的高电平 ELSE
q<=0; --a=0,输出一个波形周期的低电平。 END IF; END IF; END PROCESS; END behave;
8. 波形选择模块源程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; ENTITY ch61a IS
PORT(sel:IN STD_LOGIC_VECTOR(2 DOWNTO 0); d0,d1,d2,d3,d4,d5:IN STD_LOGIC_VECTOR(7 DOWNTO 0); q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ch61a;
ARCHITECTURE behave OF ch61a IS BEGIN PROCESS(sel) BEGIN CASE sel IS
WHEN\递增波形输出 WHEN\递减波形输出 WHEN\三角波形输出
WHEN\阶梯波形输出 WHEN\正弦波形输出 WHEN\方波输出 WHEN OTHERS=>NULL; END CASE; END PROCESS; END behave;
毕业设计（论文）原创性声明和使用授权说明
原创性声明
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