数电期末练习题

17. 组合逻辑电路中产生竞争冒险的主要原因是输入信号受到尖峰干扰。（ ） 18. 组合电路不含有记忆功能的器件。（ ）

19. 在优先编码器中，当几个输入信号同时出现时，电路同时对这几个信号进行编码。（ ） 20. 普通编码器中，允许同时输入两个以上的编码信号，编码器对优先权最高的一个进行编码。（ ） 21. 1位加法器中，如果不考虑来自低位的进位直接将两个1位二进制数相加，称为全加器。（ ）

第5章 触发器

一、单项选择

1.对于同步触发的D型触发器，要使输出为1 ，则输入信号D满足（ , ）

A、D=1 B、D=0 C、不确定 D、D=0或D=1

2. 当J=0，K=0时，钟控JK触发器的次态输出为 （ ）。

A、现态不变 B、1 C、现态取反 D、0

3. 基本RS触发器在触发脉冲消失后，输出状态将（ ）

A、随之消失 B、发生翻转 C、恢复原态 D、保持现态

4. 激励信号有约束条件的触发器是（） A、RS触发器 B、D触发器 C、JK触发器 D、T触发器 5. 为了使触发器克服空翻与振荡，应采用 （ ）。

A、CP高电平触发 B、CP低电平触发 C、CP低电位触发 D、CP边沿触发

6. 对于J-K触发器，若J=K，则可完成（ ）触发器的逻辑功能。

A、R-S； B、D； C、T； D、T’

7. 如果J=K=1，每次出现时钟脉冲时，JK触发器都要（ ）A、置1 B、置0 C、保持 D、翻转

n?1nQ?Q8. 欲使JK触发器按工作，可使JK触发器的输入端（; ）。

A、J?K?0 B、J?Q，K?Q C、J?Q，K?0 D、J?K?1

n?1nQ?Q9. 满足特征方程的触发器称为（ ）。A、D触发器 B、JK触发器 C、T触发器 D、T’触发器

10. 要使JK触发器在时钟脉冲作用下的次态与现态相反，JK的取值应为( )

A、00 B、11 C、01 D、01或10

n?1nQ?Q11. 欲使JK触发器按工作，可使JK触发器的输入端（ ）。

A、J，K?Q D、J?Q，K?0 ?K?0 B、J?Q，K?Q C、J?Q12. 一个T触发器，在T=1时，加上时钟脉冲，则触发器（ ）。A、保持原态 B、置0 C、置1 D、翻转

13. 同步RS触发器不允许输入的变量组合RS为( ) A、00 B、01 C、10 D、11 14. 对于Ｄ触发器，若CP脉冲到来时所加的激励信号Ｄ＝１，可以使触发器的状态（ ）

A、由0变0 B、由×变0 C、由×变1 D、由1变0

15. 使同步RS触发器置0的条件是RS为（ ） A、00 B、01 C、10 D、11

16. 主从JK触发器是（ ） A、在CP上升沿触发 B、在CP下降沿触发 C、在CP=1时触发 D、与CP无关 17. 若JK触发器的原状态为0，欲在CP作用后仍为0状态，在激励JK应为（ ）

A、J=0，K=0 B、J=1，K=1 C、J=0，K=X D、J=X，K=X （注：X表示0、1均可）

18. T触发器的特征方程为（ ）

17

n?1nnn?1nn?1nnn?1nQ?TQQ?TQQ?TQ?T QQ?TQ?T QA、 B、 C、 D、

19. 将D触发器转换成T触发器，则应令（ ）

A、

T?D?Q B、D?T?Q C、D?T?Q D、T?D?Q

n?1nQ?QQ20. 对于D触发器，欲使，应使输入D=（ ） 。 A、0 B、1 C、Q D、

21. 对于JK触发器，若J=K，则可完成（ ）触发器的逻辑功能。A、RS B、D C、T D、Tˊ 22. 欲使D触发器按Qn?1Q?Qn工作，应使输入D=（ ）

。A、0 B、1 C、Q D、

23. 下列触发器中，没有约束条件的是（ ）。

A、基本RS触发器 B、主从RS触发器 C、同步RS触发器 D、边沿D触发器

24. 为实现将JK触发器转换为D触发器，应使（ ） 。

A、J=D，K=D B、K=D，J=D C、J=K=D D、J=K=D

25. 边沿式D触发器是一种（ ）稳态电路。 A、无 B、单 C、双 D、多 26. 钟控RS触发器当R=S=0时，Qn+1=（lk ）。 A、0 B、1 C、Qn 27. 边沿触发器输出状态转换发生在（ ）

A、CP=0期间 B、CP下降沿或上升沿 C、CP=1期间 D、与CP无关

D、Q

28. 将D触发器改造成T触发器，图示电路中的虚线框内应是（ ）。 A. 或非门 B. 与非门 C. 异或门 D. 同或

门

29. 对于钟控RS触发器，若要求其输出“0”状态，则输入的RS信号应为( )

A.RS=x0 B.RS=0x C.RS=x1 D.RS=1x 30. 已知触发器的电路结构是同步SR结构，则触发方式是（ ）

A 电平触发 B 脉冲触发 C 边沿触发 D 以上皆有可能

31. 已知触发器的电路结构是维持阻塞结构，则触发方式是（ ）

A 电平触发 B 脉冲触发 C 边沿触发 D 以上皆有可能

二、多项选择

1. JK触发器有以下哪些功能（ ）。A、翻转 B、置0 C、置1 D、保持

2. 要使JK触发器的状态由0转为1，所加激励信号JK应为（ ） A、0X B、1X C、X1 D、X0 3. 功能最为齐全、通用性最强的触发器为：（ ）

A、RS触发器 B. JK触发器 C. T触发器 D. D触发器

4. 对于T触发器，若现态Qn=0，欲使次态Qn+1=1，应使输入T=（ ）。

A、0 B、1 C、Q D、Q

5. 对于T触发器，若现态Qn=1，欲使次态Qn+1=1，应使输入T=（ ）。

18

A、0 B、1 C、Q D、Q

6. 欲使JK触发器按Qn+1=Qn工作，可使JK触发器的输入端（ ）。

A、J=K=0 B、J=Q,K=Q C、 J=0,K=Q D、J=Q,K=0

7. 欲使JK触发器按Qn+1=Qn

工作，可使JK触发器的输入端（ ）。

A、J=K=1 B、 J=1,K=Q C、J=Q ,K=Q D、J=Q,K=1 8. 欲使JK触发器按Qn+1=0工作，可使JK触发器的输入端（ ）。

A、J=K=1 B、J=Q,K=Q C、J=Q,K=1 D、J=0,K=1

9. 下列触发器中，克服了空翻现象的有（ ）。

A、边沿D触发器 B、主从RS触发器 C、同步RS触发器 D、主从JK触发器 10. 下列触发器中，有约束条件的是（ ）。

A、基本RS触发器 B、主从RS触发器 C、同步RS触发器 D、边沿D触发器 11. 触发器必须具备的特点（ ）

A具有两个能自行保持的稳定状态，用来表示逻辑状态1和0 B 在触发信号的操作下，根据不同的输入信号可以置成1或0状态 C 必须由与非门电路组成 D必须由或非门电路组成

12. 电平触发方式的SR触发器，动作特点（ ）

A 仅在CLK上升沿时刻，接受输入信号 B 仅在CLK下降沿时刻，接受输入信号

C CLK=1期间，接受输入信号，并按照输入信号将触发器置成相应状态 D CLK=0期间，触发器处于保存状态。

三、判断题：正确： “√”，错误：“×”。

1. 对边沿JK触发器，在CP为高电平期间，当J=K=1时，状态会翻转一次。（ ）

2. JK触发器只要J，K端同时为1，则一定引起状态翻转。（ ） 3. 将D触发器的Q端与D端连接就可构成T触发器。（ ） 4. JK触发器在CP作用下，若J=K=1，其状态保持不变。（ ） 5. JK触发器在CP作用下，若J=K=1，其状态变反。（ ）

6. 使J?K?D，就可实现JK触发器到D触发器的功能转换。（ ） 7. JK触发器在CP作用下，若J=K=0，其状态保持不变。（ ） 8. JK触发器在CP作用下，若J=K=0，则触发器置0（即复位）。（ ） 9. D触发器的特性方程为Qn+1=D，与Qn无关，所以它没有记忆功能。（ ） 10. RS触发器的约束条件RS=0表示不允许出现R=S=1的输入。（ ）

11. 同步触发器存在空翻现象，而边沿触发器和主从触发器克服了空翻。（ ） 12. 主从JK触发器、边沿JK触发器和同步JK触发器的逻辑功能完全相同。（ ）

13. 由两个或非门构成的基本RS触发器，当R=S=0时，触发器的状态为不定。（14. 所谓上升沿触发，是指触发器的输出状态变化是发生在CP=1期间。（ ） 15. 边沿触发型D触发器的输出状态取决于CP=1期间输入D的状态。（ ） 16. 触发器具有记忆功能。（ ）

17. RS、JK、D和T四种触发器中，唯有RS触发器存在输入信号的约束条件。（ ） 18. 触发器的电路结构和触发方式之间的关系是固定的。（ ）

19

）

第6章 时序逻辑电路

一、单项选择题：

1. 下列哪种方程不是描述时序逻辑电路的（D ）

A、驱动方程 B、输出方程 C、状态方程 D、逻辑函数式方程 2. N个触发器可以构成能寄存（ D ）位二进制数码的寄存器。 A、N-1 B、N C、N+1 D、2

3. 把一个五进制计数器与一个四进制计数器串联可得到（ D ）进制计数器。

A、4 B、5 C、9 D、20 4. 在同步计数器中，各触发器状态改变时刻（ ）

A、相同 B、不相同 C、与触发器有关 D、与电平相同 5. 将一个右移4位移位寄存器的末级触发器

N

Q3端接至前级触发器D0输入端。设初态为Q0Q1Q2Q3=1101，经过5个CP

作用后的状态为（ ） A、1101 B、1110 C、1011 D、0111 6．下列逻辑电路中为时序逻辑电路的是（ C ）

A、译码器 B、加法器 C、数码寄存器 D、数据选择器 7．用4级触发器组成十进制计数器，其无效状态个数为（ D ）。

A、 不能确定 B、10个 C、8个 D、6个 8．某时序逻辑电路的波形如图所示，由此判定该电路是（B ）。

A、二进制计数器 B、 十进制计数器 C、八进制计数器 D、移位寄存器

9．如图所示逻辑电路为（ ）。 A、同步二进制加法计数器 B、异步二进制加法计数器

C、同步二进制减法计数器 D、异步二进制减法计数器

J C K RD Q K Q Q Q0 J Q

20