PCM系统设计

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要电路都失效，而Dx、VFRO、VPO-、VPO+均处于高阻抗状态，为了使器件上电，一个逻辑低电平或时钟脉冲必须作用在MCLKR/PDN引脚上，并且FSx和FSR脉冲必需存在。于是有两种掉电控制模式可以利用。 （2）同步工作

在同步工作中，对于发送和接受两个方面应当用相同的主时钟和位时钟，在这一模式中，MLCKx上必须有时钟信号在起作用，而MCLKR/PDN引脚则起了掉电控制作用。MCLKR/PDN上的低电平使器件上电，而高电平则使器件掉电。在这两种情况中不论发送或接收方向MCLKx都用作为主时钟输入，位时钟也必须作用在MCLKx上，对于频率为1.536MHz，1.544MHz或2.084MHz的主时钟，BCLKR/CLKEL可用来选择合适的内部分频器，在1.544MHz工作状态下，本器件可自动补偿每帧内的第193个时钟脉冲，当BCLKR/CLKEL引脚上的电平固定，BCLKx将被选为发送和接收方向兼用的位时钟。 表3.2 主时钟律选择

（3）异步时钟

在异步工作状态中，对于发送和接收时钟必须独立设置，MCLK和MCLR必须为2.048MHz，只要把静态逻辑电平加到MCLKR/PDN上，就能实现这一点。FSx启动每个编码周期而且必须与MCLKx和BCLKx保持同步。BCLKR必须为时钟信号，BCLKx和BCLKR工作频率可从64KHz到2.048MHz。 （4）系统时序

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短帧同步工作:COMBO既可以用短帧，也可以用长帧同步脉冲。在加电开始时，器件采用短帧模式，在这种模式中，FSx和FSr这两个帧同步脉冲的长度均为一个位时钟周期。在BCLKx的下降沿当FSx为高时，BCLKx的下一个上升沿可启动输出符号位的三态输出Dx的缓冲器，紧随其后的7个上升沿以时钟送出剩余的7个位，而下一个下降沿则阻止Dx输出。在BCLKR的下降沿当FSr为高时（BCLKx在同步模式），其下一个下降沿将锁住符号位，跟随其后的7个下降沿锁住剩余的7个保留位。

长帧同步工作:为了应用长帧模式，FSx和FSr这两个帧同步脉冲的长度应等于或大于位时钟周期的三倍。在64KHz工作状态中，帧同步脉冲至少要在160ns内保持低电位。随着FSx或BCLKx的上升沿（无论哪一个先到）来到，Dx三态输出缓冲器启动，于是被时钟移出的第一比特为符号位，以后到来的BCLKx的7个上升沿以时钟移出剩余的7位码。随着第8个上升沿或FSx变低（无论哪一个后发生），Dx输出由BCLKx的下降沿来阻塞，在以后8个BCLKR的下降沿（BCLKR），接收帧同步脉冲FSR的上升沿将锁住DR的PCM数据。

编译码器的工作是由时序电路控制的。在编码电路中，进行取样、量化、编码，译码电路经过译码低通、放大后输出模拟信号，把这两部分集成在一个芯片上就是一个单路编译码器.单路编译码器变换后的8位PCM码字是在一个时隙中被发送出去，这个时序号是由A/D控制电路来决定的，而在其它时隙时编码器是没有输出的。同样在一个PCM帧里，它的译码电路也只能在一个由它自己的时序里，从外部接收8位PCM码。单路编译码器的发送时序和接收时序可由外部电路来控制。只要向A/D控制电路或D/A控制电路发某种命令即可控制单路编译码器的发送时序和接收时序号，从而也可以达到总线交换的目的。不同的单路编译码器对其发送时序和接收时序的控制方式都有所不同，有些编译码器有二种方式，一种是编程法，即给它内部的控制电路输进一个控制字，分配其时隙；另一种是直接控制，这时它有两个控制端，我们定义为FSx和FSR，它们是周期性的，并且它的周期和多路PCM的帧周期相同，为125μs，这样，每来一个FSx，编译码器就输出一个PCM码字，每来一个FSR，编译码器就从外部输入一个PCM码字。

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编译码器一般都有一个PDN降功耗控制端，PDN=l时，编译码能正常工作，PDN=0时，编译码器处于低功耗状态，这时编译码器其它功能都不起作用，我们在设计时，可以接MUC等控制芯片以实现对编译码器的降功耗控制。

考虑到系统时钟频率较高,本系统利用VHDL设计pcm编码芯片的控制,生成时钟信号,发送时添加帧同步码,解码时检测帧同步码.以控制编解码的时序实现编解码功能. 本系统中所有的时隙都是从频率为8.102MHz的外部时钟信号频后得到2.048MHz的码同步时钟，再经分频分相后得到8KHz的帧同步时钟.

帧同步码的添加是在时钟信号控制下输出帧同步码的时隙中对预置帧同步编码逐位输出实现的. 帧同步信号的提取是用在时钟信号控制下信号通过移位寄存器构成的并/串转换电路的输出信号与与置信号比较而实现的，帧同步信号的频率为位同步信号的256分之一。拨码开关SW1, SW1可分别设置编解码时帧同步码的码型。为了提高系统的抗干扰能力减小误解码率,可以增加帧同步码的位数.这里只是为了说明原理所以选择8位。 （5）发送部分

发送部件的输入端为一个运算放大器，并配有两个调整增益的外接电阻。在低噪声和宽频带条件下，整个音频通带内的增益可达20dB以上。该运算放大器驱动一个增益为1的滤波器（由RC有源前置滤波器组成），后面跟随一个时钟频率为256KHz的8阶开关电容带通滤波器。该滤波器的输出直接驱动编码器的抽样保持电路。在制造中配入一个精密电压基准，以便提供额定峰值为2.5V的输入过载（tmax）。FSx帧同步脉冲控制滤波器输出的抽样，然后逐次逼近的编码周期就开始。8位码装入缓冲器内，并在下一个FSx脉冲下通过Dx移出，整个编码时延近似地等于165ns加上125ns（由于编码时延），其和为290ns。 （6）接收部件

接收部件包括一个扩展DAC（数模转换器），而它又驱动一个时钟频率为256KHz的5阶开关电容低通滤波器。译码器是依照A律（TP3067）设计的，而5阶低通滤波器矫正8KHz抽样—保持电路所引起的sinx/x衰减。在滤波器后跟随一个输出在VFRO上的2阶RC低通后置滤波器。接收部件的增益为1，但利用功率放大器可加大增益。当FSr出现时在后续的8个BCLKR（BCLKx）的下降沿，DR输入端上的数据将被时钟控制。在译码器的终端，译码循环就开始了。

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（7）接收功率放大器

两个倒相模式的概率放大器用来直接驱动一个匹配的线路借口电路。 编译器的功能比较强，可以A律进行变换，也可以进行U律变化，它的数据既可以与固定速率传送，也可以变速率传送，它既可以传输信令帧也可以选择它传输无信令帧，并且还可以控制它处于低耗备用状态，到底使用什么功能可由用户通过一些控制来选择。在实践中可选择A律变换，以2.048Mbit来传送无信令帧，其发送时序和接收时序直接接收FSx和FSR控

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