SDRAM and NandFlash

SDRAM

SDRAM（同步动态随机存储器，同步是指其时钟频率与CPU前端总线的系统时钟频率相同，并且内部的命令的发送与数据的传输都以它为基准；动态是指存储阵列需要不断的刷新来保证数据不丢失；随机是指数据不是线性一次存储的，而是自由指定地址进行数据的读写） 存储器的最初结构为线性，它在任何时刻，地址线都只能有一位有效。设容量为N×M的存储器有S0－Sn－1条地址线；当容量增大时，地址选择线的条数也要线性增多，利用地址译码虽然可有效地减少地址选择线的条数，但这种存储器的长宽比太大，显然，这在工业上是无法实现的。而且由于连线的延时与连线的长度成正比，这样的设计会使存储器的存取速度很慢。为了解决这个问题，现在常用的存储器都是将存储单元设计成阵列形状，使其长宽比接近1:1。这样，电路就必须增加一个列地址译码器，才能选出正确的存储单元。这样，整个存储器的地址线被分为行地址线和列地址线，行地址线要将要选择执行读或写操作的行，而列地址线则可从被选中的一行中再选出一个用于真正执行读或写操作的存储单元。

SDRAM的行地址线和列地址线是分时复用的，即地址线要分两次送出，先送行地址线，再送列地址线。这样可进一步减少地址线的数量、提高器件的性能，但寻址过程会由此变得复杂，新型的SDRAM的容量一般比较大，如果还采用简单的阵列结构，就会使存储器的字线和位线的长度、内部寄生电容及寄生电阻都变的很大，从而使整个存储器的存取速度严重下降，实际上，现在SDRAM一般都以Bank（存储体或存储块）为组织，来将SDRAM分为很多独立的小块，然而由Bank地址线BA控制Bank之间的选择；SDRAM的行、列地址线贯穿所有的Bank；每个Bank的数据位宽同整个存储器的相同。这样，Bank内的字线和位线的长度就可被限制在合适的范围内，从而加快存储器单元的存取速度，另外，BA也可以使被选中的Bank处于正常工作模式，而使没有被选中的Bank工作在低功耗模式下，这样还可以降低SDRAM的功耗。 为了减少MOS管的数量、降低功耗、提高集成度和存储容量，SDRAM都是利用其内部电容存储信息，由于电容的放电作用，必须每隔一段时间给电容充电才能使存储在电容里的数据信息不丢失，这就是刷新过程，这种机制使SDRAM的控制过程变的更加复杂，从而给应用带来难度。

1、 SDRAM的基本信号

SDRAM的基本信号可以分成以下几类：

? 控制信号：包括片选（CS）、同步时钟（CLK）、时钟有效（CLKEN）、读写选择（WE）、数据选择（DQM）等

? 地址选择信号：包括行地址选择（RAS）、列地址选择（CAS）、行/列地址线（SA0~SA12）分时复用、Bank块地址线（BA0~BA1） ? 数据信号：包括双向数据端口（DQ0~DQ15）、接收数据有效信号（DQM）控制等。

DQM为低时，写入/读出有效。

2、 SDRAM的基本信号

要正确的对SDRAM进行操作，就需要输入多种命令：包括模式寄存器设置、预充电、

突发停止、空操作等命令。

3、 模式寄存器的规定

利用模式寄存器可通过装载模式寄存器命令进行编程，这组信息将会一直保存在模式寄存器中，直到它再次被编程或器件掉电为止；它规定了SDRAM的操作模式，包括突发长度、突发类型、CAS延迟时间、运行模式以及写突发模式。

M0~M2 ：突发长度 M3 ：突发类型：0（突发类型是连续的）；1（突发类型是交错的） M4~M6 ：规定CAS延迟的时钟周期数 M7~M8 ：规定运行模式 M9

：写突发模式：0（按实际编程的突发长度存取）；1（按单个存取单元写入）

在模式寄存器装载期间，地址A12（M12）必须被驱动至低电平。

4、 初始化操作

SDRAM在上电以后必须先对其进行初始化操作，而后才能对其进行其它操作。初始化操作的具体步骤如下：

1、 SDRAM在上电以后需要等待100～200us，在等待时间结束后还至少要执行一条空

操作命令

2、 SDRAM执行一条预充电命令后，要执行一条空操作命令，这两个操作会使所有的

存储单元进行一次预充电，从而使所有阵列中的器件处于待机状态

3、 SDRAM执行两条自刷新命令，每一条刷新命令之后，都要执行一条空操作命令，

这些操作可使SDRAM芯片内部的刷新及计数器进入正常运行状态，以便SDRAM为模式寄存器编程做好准备

4、 执行加载模式寄存器命令，完成对SDRAM工作模式的设定。

完成以上步骤后，SDRAM即可进入正常工作状态，以等待外部命令对其进行读、写、预充电和刷新操作。

5、 SDRAM的基本读写操作

SDRAM的基本读写操作需要控制线和地址线相配合并发出一系列命令来完成。SDRAM的读操作只有突发模式；而写操作则可以有突发写和非突发写两种模式，具体如下

1、 带有预充电的突发读写模式，该模式一次能够访问的列地址的最大数为1、2、⒋、8

2、 不带预充电的全页读写、此模式可任意控制一次能够访问的列地址的最大数。

6、Bank的乒乓操作

由于Bank内的行与行之间具有关联性，因此，当其中一个Bank的读或写操作结束后，必须执行一次预充电命令以关闭正在操作的行。预充电命令执行后，会有tRP的延时，延时完成后才能向同一Bank的其它行发出新的激活命令。由于Bank之间是相互独立的，因此，在一个Bank进行正常的读写操作时，可以对另外几个Bank进行预充电或空操作。当一个Bank进行预充电器件也可以直接调用另一个已经进行预充电的Bank，而并不需要等待。

6、 减少延迟的方法

自动预充电技术是一种有效的减少延迟的方法，它通过自动在每次行操作后进行预充电操作来减少对同一Bank内的不同行寻址时发生冲突的可能性，但是，如果要在正在读写的行完成操作后马上打开同一Bank的另一行时，仍然存在tRP的延迟，交错式控制是另一种更有效的减少延迟的方法，即在一个Bank工作时，对另一个Bank进行预充电或寻址，预充电和数据的传输交错执行，当访问下一个Bank时，tRP已过，这样就可以直接进入行有效状态，如果配合的比较理想，那么就可以实现无间隔的Bank交错读写，因此，Bank之间的切换可使存储效率成倍提高，并能够大大地提高多组SDRAM协同工作时的性能。

7、 引脚描述

引脚 CLK CKE /CS BA0/BA1 A11~A0 /RAS /CAS /WE LDQM/UDQM DQ15~DQ0 VDD/VSS VDDQ/VSSQ 名称 时钟 时钟使能 片选 组地址选择 地址总线 行地址锁存 列地址锁存 写使能 数据I/O屏蔽 数据总线 描述 芯片时钟输入 片内时钟信号控制 禁止或使能CLK、CKE、DQM外的所有输入信号 用于片内4个组的选择 行地址：A11~A0，列地址A7~A0，自动预充电标志A10 在读模式下控制输出缓冲，在写模式下屏蔽输入数据 数据输入/输出引脚 内部电路及输入缓冲电源/地 输出缓冲电源/地 8、 9260 SDRAMC 管脚