东南大学数电实验小系统设计F题 实验五 - 图文

实验五 FPGA小系统设计

04013223 陈炜珩

1.变量含义

addr0 ~addr7：地址位

F0、F1：运算符 00为加法，01为减法，10为乘法 dataA1~dataD1：DATA2，即被减数

dataA2 ~dataD2：DATA3~DATA5，即减数 D1~D4：差值

CO：溢出标志，CO=1时表示溢出，CO=0时表示没有溢出 QD QC QB QA:状态0000至1100

Q0~Q12：状态的最小项，如Q5指QD QC QB QA SCLK：时钟 SDA：数据线

PD PC PB PA：移位计数器的输出

X1=PCPBPA : 收地址计数标志，X1=0时表示地址没收满，X1=1时表示收满地址 X2=PA：收符号位计数标志，X2=0时表示符号位没收满，X2=1时表示收满数据、

X3=PBPA：收4位2进制数据计数标志，X3=0时表示数据没收满，X3=1时表示收满数据 Sack：从机应答标志，sack=0时发出应答，sack=1时没有应答

2.状态转移图

2.设计图

（1）第三层设计：

全减器(在收数据模块将用到)

两个无符号位2进制数做减法，A-B=A+B的补码=A+B的反码+1，进位CO=1时表示减法溢出 利用74283全加器实现

2选1选择器（在收4位2进制数模块将用到） 实现Y=Q*A+Q*B运算

（2）第二层设计

状态机（状态计数器+移位计数器） 非顺序状态转移真值表

原理图由状态计数器(左下)、控制非顺序转移的两片74151级联的16选1数据选择器（中下）、控制顺序转移的两片74151级联的16选1数据选择器（右下）、发生状态最小项的两片74138级联的4-16译码器（左上）和移位计数器（右上）组成，实现在正确的时钟延跳转状态的功能

收地址模块

两片74194级联（左）通过串行输入和右移功能接收地址，两片74194（右）通过并行置数功能保存地址，4片74194均只有在状态为0001时工作，保存地址的74194在X1=0时保持，在X1=1时并行置数。

收符号位模块

由两片74194组成，左片通过串行输入和右移功能接收符号位，右片通过并行置数保存符号位，两片74194均只在状态0011时工作，右片在X2=0时执行保持功能，在X1=1时执行置数功能

收4位2进制数模块

两片74194用于接收4位2进制数（左下），上片用于接收被减数DATA2，仅在状态0101时工作，下片用于接收减数DATA3~DATA5，仅在状态0111、1001、1011时工作，两片74194用于保存4位2进制数（右下），上片用于保存DATA2和上一次减法的差，下片用于保存减数，减法器（右下）实现减法，两片均仅在状态0101、0111、1001、1011时工作，4片2选1数据选择器（中）用于选择DATA2和上一次减法的差，在状态为0101时选择DATA2，在其他状态选择上一次减法的差，实现累减。