基于单片机和FPGA的位同步信号提取

基于单片机和FPGA的位同步信号提取 1.4.3 Altera器件及EPM7064

高密度PLDs在当今的半导体工业中可谓是飞速发展。公司在提供解决方案的领域一直处于领先地位。Altera器件具有良好性能、极高的密度和非常大的灵活性，除了具有一般PLDs的特点之外，还具有这些优点：先进的处理技术、性能高、逻辑集成密度高、性价比高、开发周期短和在线可编程等。Altera公司生产的器件主要有Classic系列、MAX系列、Cyclone系列、Stratix系列、APEX系列、ACEX系列以及FLEX 10K系列。 MAX系列器件采用高性能的EPROM工艺实现了多阵列矩阵体系结构。内部主要有以下组成部分：

逻辑阵列块(logic array blocks) 宏单元(macrocells)

扩展乘积项(expanded product terms)

可编程互联阵列(programmable interconnect array) 控制块(I/O control blocks)

MAX 7000芯片包含有4个专用的输入管脚，可以用来作为普通的输入管脚或者是作为每一个宏单元和I/O管脚的高速、全局控制信号(时钟、清零和2个输出使能)。如图1.3所示为EPM7064器件的结构。4个专用管脚分别为：INPUT/GCLKl，INPUT/GCLRn，INPUT/OEln和INPUT/OE2n。每一个逻辑阵列块包含有16个宏单元，宏单元之间通过可编程互联阵列传递信号，专用输入管脚和逻辑阵列块以及可编程互联阵列相连接。

图1.3 EPM7064器件的结构

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基于单片机和FPGA的位同步信号提取 1.5 FPGA开发过程简介

1、设计过程

设计前期：将用户要求转换为用于设计的技术规范；

设计过程：软/硬件划分、电路设计与软件开发、系统仿真、可靠性分析、制造和生

产、系统测试。

设计后期：为系统软件和硬件的测试生产测试程序和测试矢量。 2、设计方法：

层次设计方法：系统级、寄存器传输级、门级、电路级和器件级。 Bottom-up Design Method。

Up-down Design Method----高级综合方法。 3、FPGA开发流程如图1.4所示：

图形输入 波形输入 状态输入 设计输入 布尔方程输入 真值表输入 硬件描述语言输设计规范检查 设计编译 设计器件匹配 设计划分 时序模拟 功能模拟 设计验证 时序分析 多芯片模拟 编程及 硬件测试 图1.4 FPGA开发流程

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基于单片机和FPGA的位同步信号提取 1.6 C语言

C语言是当今世界最流行的语言之一，它集计算机语言的优点于一身，成为具有较强生命力的程序设计语言。

C语言有如下特点：

1．是处于汇编语言和高级语言之间的一种语言。C语言较靠近硬件与系统，与汇编语言较为接近。C语言既有面向硬件和系统，像汇编语言那样可以直接访问硬件的功能。又有高级语言面向用户、容易记忆、方便阅读和书写的优点。

2．是一种可以进行结构化程序设计的程序语言，即可以用顺序、选择和循环三种switch-case、for、do-while、while基本结构实现程序的逻辑结构。C语言具有诸如if-else、

等结构化语句，十分便于采用自顶向下、逐步细化的结构化程序设计技术。因此，用C语言编制的程序，具有易于理解、便于维护的优点。

3．使用方便、灵活，可以使程序简洁、紧凑。C语言只有32个标准的关键字、45个标准的运算符以及9种控制语句。

4．运算符十分丰富，除一般语言使用的加、减、乘、除、取余、取反等算术运算及与、或、非逻辑运算功能外，还可以实现以二进制位（bit）为单位的位与、或、非、异或以及移位等位运算和单项运算等复合运算功能。除了具有基本的数据类型外还具有多种构造数据类型，因此，C语言具有较强的数据处理能力。

5．允许直接访问物理地址，能实现二进制位操作。能实现汇编语言的很多功能，可以直接对硬件进行操作，这为编写系统软件提供了便利。

1.7 VerilogHDL

Verilog HDL的特点是易学易用，如果有C语言的编程经验，可以在一个较短的时间内很快的学习和掌握。它是由GDA(Gateway DesignAutomation)公司的PlulMoorby在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。1985年Moorby推出它的第三个商用仿真器Verilog-XL，获得了巨大的成功，从而使得Verilog HDL迅速得到推广应用。1989年CADENCE公司收购了GDA公司，使得VerilogHDL成为了该公司的独家专利。1990年CADENCE公司公开发表了VerilogHDL，并成立LVI组织以促进Verilog HDL成为IEEE标准，即IEEE Standard 1364-1995。

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基于单片机和FPGA的位同步信号提取 1.8 MAX+PLUS II 概述

MAX+PLUSII是Altera提供的FPGA/CPLD开发集成环境， MAX+PLUSII提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编程。在 MAX + PLUS II软件提供的设计环境中可以完成设计输入、设计编译、设计仿真和器件编程四个设计阶段。在设计输入阶段，用户可以采用图形输入、文本输入和波形输入三种方式输入设计文件，但波形输入方式只能在工程设计的底层使用。在设计编译阶段，MAX + PLUS II编译器依据设计输入文件自动生成用于器件编程、波形仿真及延时分析等所需的数据文件。在设计仿真阶段，MAX + PLUS II仿真器和时延分析器利用编译器产生的数据文件自动完成逻辑功能仿真和时延特性仿真。并且可以在设计文件中加载不同的激励，观察中间结果以及输出波形。必要时，可以返回设计输入阶段，修改设计输入，达到设计要求。在器件编程阶段，MAX + PLUS II编程器将编译器生成的编程文件下载到Altera器件实现对器件编程。此后，可以将实际信号送入该器件进行时序验证。因为CPLD／FPGA芯片能够可重复编程，所以如果动态时序验证的结果不能满足用户的需要时，用户可以返回到设计阶段重新设计，然后重复上面的步骤，最终达到设计要求。图1.5中所示的是标准的EDA开发流程。

图1.5 MAX+PLUSII设计流程

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