FPGA最小系统配置

一旦INIT是高电平，用户可以开始向器件载入配置数据帧。

在载入配置数据的过程中，嵌入在配置文件中的CRC值与在FPGA值中计算的CRC值比较。如果CRC的值不一样，FPGA就要向INIT驱动低电平，指出产生了帧错误而且终止配置。为了重新配置器件，应在PROGRAM管脚加低电平复位配置逻辑。循环上电也可以复位FPGA进行配置操作。

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图5.2.3 配置流程图

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图5.2.4 上电时序图

5.2.4 各种模式的配置方式

1． 串行模式

串行配置模式共分为两种：在主机串行模式中，FPGA通过驱动CCLK作为输出控制配置进程。在从机串行模式中，FPGA从控制配置进程的外部媒体（例如微处理器、CPLD或处于主机模式的另一个FPGA）被动地将CCLK作为输入进行接收。在这两种模式中，FPGA在每个CCLK周期载入一个位进行配置。每个配置数据的MSB都会首先被写到DIN管道。 如图5.2.5所示是向Spartan-ⅡFPGA串行地载入数据的流程图。

图5.2.5 载入串行模式的配置数据

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2． 从机串行模式

在从机串行模式中，FPGA的CCLK管脚由外部的时钟源驱动，允许从其他逻辑器件（例如微处理器或在菊花链结构中）配置FPGA。如图5.2.6所示显示了主机串行FPGA从PROM配置一个从机串行FPGA的连接。置模式管脚（M0、M1、M2）位<11x>可以选择从机串行模式。 如图5.2.7所示是从机串行配置的时序图。串行位流必须在外部产生的CCLK上升沿前的短时间内在DIN管脚上建立。处于从机串行模式的多个FPGA可以连接成菊花链由一个信源进行配置。FPGA完成配置后，下一个器件的数据被发送到DOUT管脚。DOUT管脚的数据在CCLK的上升沿变化。菊花链上所有FPGA的INIT管脚都是高电平时，必须延迟配置。

图5.2.6 主机/从机串行配置电路图

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