自控数字电路实验讲义

数字电路与逻辑设计实验

⑷T触发器

当把J-K触发器的J，K端连在一起，就得到T触发器的功能：当J=K=1时，每来一个时钟脉冲，它就翻转一次。J=K=0时，状态不变。 表4-5-4 J-K触发器特性表 QN?1 J K QN 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 表4-5-5 J-K触发器驱动表 QN?QN?1 0 0 0 0 1 1 1 1 J K 0 × 1 × × 1 × 0 输出 J K QN?10 0 1 1 1 0 1 0 0 0 0 1 1 0 1 1 表4-5-6 74HC112功能表 输 入 预置（PR） 清除（CLR） 时钟（CP） 0 1 0 1 1 1 1 1 1 0 0 1 1 1 1 1 × × × 1 × × × × × × 0 0 1 0 0 1 1 1 × × QN?1 1 0 0 1 1* 1* QN QN 1 0 0 1 翻 转 QN QN *不稳定状态，当预制和清除端同时变为高电平时，状态将不能保持。 ⑸准备时间和保持时间

为使触发器在一定输入信号的作用下从一个状态转换到另一个预定的状态，输入信号必须在时钟脉冲边沿到来之前和以后保持一段时间。例如74HC74触发器为正沿触发，那么在CP的上升沿到来之前，输入信号要保持稳定，这段时间叫准备时间。在CP的上升沿到来以后，输入信号还要保持稳定一段时间，这段时间叫保持时间，如图15-4所示。对于74HC74来说，这两段时间之和约为25ns。输入信号若在这段期间内发生改变，那么输出电平就不正常。

图4-5-4 准备时间和保持时间

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⒉分频器

从T触发器Q端输出信号的频率为输入时钟脉冲频率的一半，如图4-5-5所示。

图中触发器为负沿触发。如果把n个触发器级联起来，以前一级的输出为下一级的输入加到CP端，则可得到2n分频。

图 4-5-5 分频器

图4-5-6为8分频线路及其时序图。由此可以看出，在CP作用下电路的状态Q2Q1Q0依次从000变到111，所以也叫模23计数器。

这种计数器是非同步的。因为外来的时钟脉冲只加在第一个触发器上，加在第二个触发器的时钟，为前面触发器的输出Q0。实际上，触发器的状态转换需要一定的延迟时间tp（约几十纳秒）。因此，第二个触发器的输出会产生延迟。在后面的触发器的延迟可依次类推，各级触发器输出有不同的延迟时间，会产生竞争冒险现象。采用同步触发，使每一个触发器同时转换，可以避免上述现象。

图4-5-7为模23同步计数器。外来时钟脉冲同时加在三个触发器的CP端。JK端的激励较异步计数器复杂。后面一级触发器转换的条件（J=K=1）是前面各级触发器皆为1状态。

图4-5-6 异步八进制计数器

图4-5-7 模23同步计数器

三、实验仪器及器件

⑴数字电子技术实验仪 ⑵万用表 ⑶示波器

⑷74HC00、74HC74、74HC112、74HC04

四、预习报告要求

⑴熟悉74HC74、74HC112的管脚排列及其逻辑功能； ⑵掌握用触发器设计简单时序电路的方法。

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五、实验内容

⑴用与非门组成一个基本RS触发器。要求绘出逻辑电路图，列出真值表。

⑵验证D（74HC74）触发器的逻辑功能和预置、清零端的作用，注意它是正沿还是负沿触发。并用D触发器设计一个8分频器。要求绘出逻辑电路图，用实验验证其正确性。

⑶验证J-K（74HC112）触发器的逻辑功能和预置、清零端的作用，注意它是正沿还是负沿触发。并用J-K触发器设计一个8分频器。要求绘出逻辑电路图，用实验验证其正确性。

⑷思考题：实现D、JK触发器间的相互转换。设计电路，完成D转换成JK、JK转换成D的功能。

六、实验报告要求

⑴写出设计的全过程，画出电路逻辑图，记录实验验证的结果； ⑵把在实验中出现的异常现象作分析和研究。

实验四 集成计数器及其应用

实验性质：设计

一、实验目的

⑴熟悉集成计数器的逻辑功能及各控制端的作用；

⑵学会使用集成计数器芯片，掌握用集成计数器构成任意进制计数器的方法。

二、实验原理

计数器是数字系统中必不可少的组成部分，它不仅用来计输入脉冲的个数，还大量用于分频、程序控制及逻辑控制等。MSI计数器种类繁多，其分类方式大致有以下三种：

第一种：按计数器的进制分。通常分为二进制、十进制和N进制计数器。

第二种：按计数脉冲输入方式不同，可分为同步计数器和异步计数器两大类。同步计数器是指内部的各个触发器在同一时钟脉冲作用下同时翻转，并产生进位信号。其计数速度快、工作频率高、译码时不会产生尖峰信号。而异步计数器中的计数脉冲是逐级传送的，高位触发器的翻转必须等低一位触发器翻转后才发生。其计数速度慢，在译码时输出端会出现不应有的尖峰信号，但其内部结构简单，连线少，成本低，因此，在一般低速场合中应用。

第三种：按计数加减分类。则有递减、递加计数器和可逆计数器。其中可逆计数器又有加减控制式和双时钟输入式两种。

针对以上计数器的特点，我们在设计电路时，可根据任务要求选用合适器件。如表4-6-1所示。 表4-6-1 分类 名称 型号 说明 同 二-十进制同步计数器 74HC160 同步预置、异步清零 步 四位二进制同步计数器 74HC161 同步预置、异步清零 计 二-十进制同步计数器 74HC162 同步预置、同步清零 数 四位二进制同步计数器 74HC163 同步预置、同步清零 器 二-十进制加/减计数器 74HC168 同步预置、无清零端 74HC192 异步置数、清零、双时钟 74HC190 异步置数、无清零端、单时钟 四位二进制加/减计数器 74HC169 同步预置、无清零端 74HC193 异步置数、清零、双时钟 异 74HC191 异步置数、无清零端、单时钟 步 二-五-十进制计数器 74HC90、74HC290 计 74HC196 可预置 数 二-八-十六进制计数器 74HC197 可预置 器 74HC193、74HC293 异步清零 二-六-十二进制计数器 74HC92 异步清零 双四位二进制计数器 74HC93 异步清零 双二-五-十进制计数器 74HC390、74HC490 异步清零

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下面我们仅以74HC160、74HC161、74HC163为例，介绍MSI计数器的一般使用方法，对于表中的其它器件更详细功能介绍请参阅有关手册。 １. 四位二进制同步计数器74HC161

该计数器能同步并行预置数据、异步清零，具有清零、置数、计数和保持四种功能，且 具有进位信号输出端、可串接计数使用。其管脚图见附录。功能见表4-6-2所示。

从功能表和管脚图可知，该计数器有清零信号CLR，使能信号P、T，置数信号、时钟 CLK和四个数据输入端A、B、C、D，另外还有四个数据输出端QA、QB、QC、QD，以及动态进位输出端CO=T. QA.QB.QC.QD。其计数范围0~15。

目前广泛使用中规模集成计数器来构成任意进制（N进制）计数器。现以74HC161为例，介绍一些构成N 进制计数器的方法。

表4-6-2 输 入 输 出 时钟 清零 置数 P T Qn X 0 X X X 清零 1 0 X X 置数 1 1 1 1 计数 X 1 1 0 X 不计数 X 1 1 X 0 不计数 ⑴反馈清零法 模数较大的计数器在进行正常计数过程中，利用其中某个状态进行反馈，控制其直接清零端，强迫计数器停止计数，从零开始下一个计数周期，这样可以把大模数的计数器改造成任意进制的小模数计数器，这就是反馈清零法。用74HC161构成的十一进制计数器，其电路如图4-6-1所示。

图4-6-1 反馈清零法 ⑵置数归零法

用74HC161构成的十一进制计数器，其电路如图4-6-2所示。将计数器最大状态（1010）时输出为1的端接到与非门的输入端。这样只有在Q3Q2Q1Q0=1010状态时，LD=0，在下一个CP（第11个CP）上升沿到来后，执行预置数功能，将D3D2D1D0 并入Q3Q2Q1Q0，使计数器复位为0000，实现M11加法计数。

图4-6-2 置数归零法

⑶预置补数法

电路连接方式见图4-6-3所示（两电路功能相同）。此电路的工作状态为5~15。预置端D3D2D1D0 =0101，

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