计算机组成原理实验指导书2011 - 图文

计算机组成原理实验指导书

● MegaWizard插件管理器

Quartus II提供了许多Altera公司的宏功能模块，可以在设计文件中与门和触发器等基本单元一起使用。利用MegaWizard插件管理器可将这些功能强大的宏功能模块插入到设计中。

● 约束编辑器

利用该工具可为设计指定初始约束条件，例如引脚分配、器件选项、逻辑选项和时序等约束条件。

● 布局图编辑器

利用该工具可以查看上一次编译期间执行的资源分配和布线结果(该结果是只读的，不可通过编辑器更改)。绝大多数的设计者往往只会使用到前3种设计输入工具，约束编辑器只在特定环境下(如需要对器件编译或编程进行必要条件约束时)才会用到，而布局图编辑器是提供接近物理器件内部布线编程的工具，很少会被设计者使用。

2. 综合

Quartus II提供了如下综合工具： ● 分析和综合器

该工具调用了Quartus II的内置综合器，它支持最新版本的Verilog和VHDL，并最终生成EDIF网表文件(.edf)或VQM文件(.vqm)。

● 辅助工具

Quartus II在设计综合期间提供了辅助工具，用于检查设计的可靠性。 ● RTL查看器

利用该工具可查看硬件描述最终的综合结果，并给出形象的电路元器件图表。 3. 布局连线

布局连线是将设计综合后的网表文件映射到实体器件的过程。该过程包括：将设计工程的逻辑和时序要求与器件的可用资源相匹配；将每个逻辑功能分配给最好的逻辑单元位置，进行布线和时序分析；选择相应的互连路径和引脚分配。Quartus II提供了以下丰富的布局连线工具。

● Fitter工具

如果设计者利用约束编辑器指定了编译约束条件，那么Fitter工具试图将设计约束与器件上的资源相匹配，并努力满足约束条件，然后试图优化设计中的其余逻辑。如果设计者未指定任何约束条件，那么Fitter工具将自动优化设计。

● 约束编辑器

利用该工具可为设计指定初始约束条件，例如引脚分配、器件选项、逻辑选项和时序等约束条件。

● 布局图编辑器

利用该工具可以查看上一次编译期间执行的资源分配和布线结果(该结果是只读的，不可通过编辑器进行更改)。

● 芯片编辑器

利用该工具可以显示芯片内部完整的布线信息，显示每个器件资源之间的所有可能和使用的布线路径。

● 增量布局连线工具

如果设计者所做的更改仅影响少数节点，可利用该工具避免运行全编译。Quartus II的增量布局连线工具将尽量保留以前编译的布局连线结果，以较快的速度完成新的编译。

在布局连线过程中，设计者还会遇到―整体设计工程更改管理‖的情况，这种工程更改管理是指在完成全编译之后，使用芯片编辑器查看设计布局布线详细信息，并确定要更改的资源，从而避免了过多地修改设计源文件或Quartus II设置。

4. 时序分析

Quartus II提供了专用的时序分析器，可用于分析设计中的所有逻辑，并有助于指导Fitter工具达到设计的时序要求。时序分析的结果包括fMAX(最大频率)、tSU(时钟建立时间)、tH(时钟保持时间)、tCO(时钟至输出延时)、tPD(引脚至引脚延时)、最小tCO和最短tPD。

5. 仿真

Quartus II提供了功能仿真和时序仿真两种仿真工具，其功能十分强大。设计者视所需的信息类型而定，可以进行功能仿真以测试设计的逻辑功能，也可以进行时序仿真，在目标器

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件中测试设计的逻辑功能和最坏情况下的时序。在时序仿真过程中，Quartus II可根据设计者提供的向量波形文件( .vwf)、间量表输出文件(.tbl)、向量文件(.vec)和仿真基准文件(.tbl)格式的波形文件进行仿真，输出仿真波形。除此之外，Quartus II还可以估计在时序仿真期间当前设计所消耗的功率。

6. 器件编程与配置 Quartus II编译成功后，设计者就可以对器件进行编程或配置了。器件编程器使用编译过程中的Assembler工具生成的POF和SOF文件对器件进行编程，其编程模式有4种。

● 被动串行模式：该模式可实现对多个器件进行编程。 ● JTAG模式：该模式也可实现对多个器件进行编程。

● 主动串行编程模式：该模式可实现对单个串行配置器件进行编程。 ● 插座内编程模式：该模式可实现对单个CPLD或配置器件进行编程。

1.3 Quartus II软件的用户界面

Quartus II软件启动后的主界面如图1-2所示，由标题栏、菜单栏、工具栏、资源管理窗、编译状态显示窗、信息显示窗和工程工作区等部分组成。

图1-2 Quartus II软件主界面

下面分别介绍各个部分的作用和使用方法。 1. 标题栏

标题栏显示当前工程的路径和程序的名称。 2. 菜单栏

菜单栏主要由文件（File）、视图（View）、工程（Project）、操作（Processing）、资源分配（Assignments）、调试（Debug）、工具（Tools）、窗口（Window）和帮助（Help）等下拉菜单组成。其中工程（Project）、资源分配（Assignments）、操作（Processing）、工具（Tools）集中了Quartus II软件较为核心的全部操作命令，下面分别介绍。

(1) Project菜单

该菜单项主要完成对工程的一些操作。 ● 【Add/Remove Files in Project】：添加或新建某种资源文件。 ● 【Revisions】：创建或删除工程，在其弹出的窗口中单击―Create…‖按钮创建一个新的

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工程；或者在创建好的几个工程中选中一个，单击―Set Current‖按钮，就把选中的工程设置为当前工程。 ● 【Archive Project】：为工程归档或备份。 ● 【Generate Tcl File for Project】：产生工程的Tcl脚本文件，选择好要生成的文件名以及路径后，单击OK 按钮即可。如果选中了―Open generated file‖则会在工程工作区打开该Tcl文件。

● 【Generate Tcl File for Project】：产生功率估计文件。 ● 【HardCopy Utilities】：跟HardCopy 器件相关的功能。 ● 【Locate】：将Assignment Editor 中的节点或原代码中的信号在Timing Closure Floorplan编译后布局布线图，Chip Editor或原文件中定位其位置。

● 【Hierarchy】:打开工程工作区显示的源文件的上一层或下一层的源文件以及顶层文件。

(2) Assignments菜单

该菜单项的主要功能是对工程的参数进行配置，如管脚分配、时序约束、参数设置等。 ● 【Device】：是指目标器件型号。 ● 【Assign Pins】：打开分配管脚对话框，给设计的信号分配IO管脚。 ● 【Timing Settings】：打开时序约束对话框。 ● 【EDA Tool Settings】：设置EDA工具，如Synplify等。 ● 【Settings】：打开参数设置页面，可以切换到使用Quartus II软件开发流程的每个步骤所需的参数设置页面。 ● 【Wizard】：启动时序约束设置、编译参数设置、仿真参数设置、Software Build参数设置。

● 【Assignment Editor】：分配编辑器，用于分配管脚、设定管脚电平标准、设定时序约束等。

● 【Remove Assignments】：用户可以使用它删除设定的类型的分配，如管脚分配、时序分配、SignalProbe信号分配等。 ● 【Demote Assignments】：允许用户降级使用当前较不严格的约束，使编辑器更高效地编译分配和约束等。

● 【Back-Annotate Assignments】：允许用户在工程中反标管脚、逻辑单元、LogicLock区域、节点、布线分配等。 ● 【Import Assignments】：给当前工程导入分配文件。 ● 【Timing Closure Foorplan】：启动时序收敛平面布局规划器。 ● 【LogicLock Region】：允许用户查看，创建和编辑LogicLock区域约束以及导入导出LogicLock 区域约束文件。 (3) processing 菜单

该菜单项包含了对当前工程执行各种设计流程，如开始综合、开始布局布线、开始时序分析等。 (4) Tools菜单

该菜单项调用Quartus II软件中集成的一些工具，如MegaWizard Plug-In manager(用于生成IP和宏功能模块)，ChipEditor、RTL Viewer、Programmer等工具。

3. 工具栏

工具栏中包含了常用命令的快捷图标。将鼠标移到相应图标时，在鼠标下方出现此图标对应的含义，而且每种图标在菜单栏均能找到相应的命令菜单。用户可以根据需要将自己常用的功能定制为工具栏上的图标，方便在Quartus II软件中灵活快速地进行各种操作。

4. 资源管理窗

资源管理窗用于显示当前工程中所有相关的资源文件。资源管理窗左下脚有三个标签，分别是结构层次(Hierarchy)，文件（Files ）和设计单元（Design Units）。结构层次窗口在工程编译之前只显示了顶层模块名，工程编译了一次后，此窗口按层次列出了工程中所有的模块，并列出了每个原文件所有资源的具体情况。顶层可以是用户产生的文本文件，也可以是图形编辑文件。文件窗口列出了工程编译后的所有文件，文件类型有设计器件文件(Design Device Files) 、软件文件(Software Files)和其他文件（Other Files）。设计单元窗口列出了工

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程编译后的所有单元，如AHDL单元，Verilog单元，VHDL单元等，一个设计器件文件对应生成一个设计单元，参数定义文件没有对应设计单元。

5. 工程工作区 器件设置、定时约束设置、底层编辑器和编译报告等均显示在工程工作区中，当Quartus II实现不同功能时此区域将打开相应的操作窗口，显示不同的内容，进行不同的操作。

6. 编译状态显示窗

编译状态显示窗主要时显示模块综合、布局布线过程及时间。模块（Module）列出工程模块，过程（Process）显示综合、布局布线进度条，时间（Time）表示综合、布局布线所耗费时间。

7. 信息显示窗

信息显示窗显示Quartus II软件综合、布局布线过程中的信息，如开始综合时调用源文件、库文件、综合布局布线过程中的定时、告警、错误等，如果是告警和错误，则会给出具体的引起告警和错误原因，方便设计者查找及修改错误。

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