华中科技大学数字逻辑实验

《数字电路与逻辑设计》实验报告

5、实验方案设计

（1）设计一个四位二进制可逆计数器电路 经分析采用异步时序逻辑电路，根据题意列出四位二进制可逆计数器的二进制状态表如表2-1所示.

表2-1四位二进制可逆计数器的二进制状态表 次态Q3n+1Q2n+1Q1n+1Q0n+1 现态 Q3Q2Q1Q0 CPU CPD 0000 0001 1111 0001 0010 0000 0010 0011 0001 0011 0100 0010 0100 0101 0011 0101 0110 0100 0110 0111 0101 0111 1000 0110 1000 1001 0111 1001 1010 1000 1010 1011 1001 1011 1100 1010 1100 1101 1011 1101 1110 1100 1110 1111 1101 1111 0000 1110 根据表2-1所示状态表，采用D触发器，可确定在输入脉冲作用下的状态转移关系和激励函数真值表，如表2-2所示。

表2-2 状态转移关系及激励函数真值表 输入 现态 次态 状态跳变 激励函数 CPDCPU Q3Q2Q1Q0 Q3n+1Q2n+1Q1n+1Q0n+1 Q3 Q2 Q1 Q0 C3 D3 C2 D2 C1 D1 C0 D0 01 0000 0001 d d d 1 0001 0010 d d 1 0 0010 0011 d d d 1 0011 0100 d 1 0 0 0100 0101 d d d 1 0101 0110 d d 1 0 0110 0111 d d d 1 0111 1000 1 0 0 0 1000 1001 d d d 1 1001 1010 d d 1 0 1010 1011 d d d 1 13 / 24

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1011 1100 1100 1101 1101 1110 1110 1111 1111 0000 10 0000 1111 0001 0000 0010 0001 0011 0010 0100 0011 0101 0100 0110 0101 0111 0110 1000 0111 1001 1000 1010 1001 1011 1010 1100 1011 1101 1100 1110 1101 1111 1110 利用卡诺图化简得到 d d d d 0 1 d d d d d d d 0 d d d d d d d 1 d d d 0 1 d d d 0 d d d 1 d d d 0 d d d 0 d 1 d 0 1 d 0 d 1 d 0 d 1 d 0 d 1 d 0 d 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0

在加计数时，CPU有脉冲，通过观察表6-2可以看出C3所要求的触发信号

可由Q2Q1Q0提供，C2所要求的触发信 可由Q1Q0提供，C1所要求的触发信号 可由Q0提供，C0所要求的触发信号 可由CPU提供.

在减计数时，CPD有脉冲，通过观察表6-2可以看出C3所要求的触发信号 提供，C2所要求的触发信号 可由 提供，C1所要求的触发信可由

提供，C0所要求的触发信号 可由CPU提供. 号 可由

综合加计数和减计数，可知

使用Logism做出电路图如图2-1所示：

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图2-1 一个四位二进制可逆计数器

图2-2四位二进制可逆计数器封装图

（2）用实验一中已封装的“先行进位的四位二进制并行加法器”设计将实验室内人数转换成8421BCD码的电路

由题意可列出四位二进制数和8421码的对应关系，如表2-3所示

表2-3 四位二进制数与8421码对应表 十进制数 N 0 1 2 3 4 5 6 7 8 9 10 11 输入(4位二进制数) A3 0 0 0 0 0 0 0 0 1 1 1 1 A2 0 0 0 0 1 1 1 1 0 0 0 0 A1 0 0 1 1 0 0 1 1 0 0 1 1 A0 0 1 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 1 1 输出(8421码) C4 S8 S4 S2 S1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 1 1 0 0 1 1 0 0 0 0 0 1 0 1 0 1 0 1 0 1 0 1 修正控制 Z 0 0 0 0 0 0 0 0 0 0 1 1 15 / 24

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12 13 14 15 1 1 1 1 1 1 1 1 0 0 1 1 0 1 0 1 1 1 1 1 0 0 0 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 1 利用卡诺图化简得到修正控制

修正方式为S3S2S1S0+0ZZ0

据此可以画出四位二进制数转8421码的电路图如图2-3和图2-4所示：

图2-3 四位二进制数转8421码电路图

图2-4 四位二进制数转8421码封装图

（3）设计7段译码器，并采用“7段数码显示管”显示人数的电路 （A）设计一个7段译码器

7段译码器的真值表如表2-4所示:

表2-4 7段译码器真值表

输入 A3 A2 A1 A0 a b 输出 c d e f g 16 / 24