数字电子时钟的设计毕业设计

江西理工大学2011届本科毕业设计（论文）

第一章 数字电子钟的组成和工作原理

1．1数字钟的构成

数字钟一般由振荡器、分频器、计数器、译码器、显示器、较时电路、报时电路等部分组成，这些都是数字电路中应用最广的基本电路

1．2原理分析

数字钟实际上是一个对标准频率（1Hz）进行计数的计数电路。振荡器产生的时钟信号经过分频器形成秒脉冲信号，秒脉冲信号输入计数器进行计数，并把累计结果以“时”、“分”、“秒”的数字显示出来。秒计数器电路计满60后触发分计数器电路，分计数器电路计满60后触发时计数器电路，当计满24小时后又开始下一轮的循环计数。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路可以对分和时进行校时。另外，计时过程要具有报时功能，当时间到达整点前10秒开始，蜂鸣器1秒响1秒停地响5次。

1．3数字点钟的基本逻辑功能框图

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图1-1：功能框图

第二章 数字钟的电路设计

下面将介绍设计电路具体方案。其中包括电源电路的设计、秒信号发生器的设计、时间计数电路的设计、译码驱动显示电路的设计、正点报时电路的设计、校时电路的设计几个部分。

2．1 电源电路的设计

用一个变压器把220V的家用交流电压变为9V的小电压。利用二极管单向导通的原理，用四个二极管构成一个桥堆，对交流电进行半波整形，再经过一个电容对其整形，变成供这个近似直流的电压，但由于还有许多文波，再用一个W7805

稳压管变成5V的稳定直流电压，供这个电路的使用。 如图2。

图2-1电源电路

2．2 秒信号发生器的设计

通过查找资料，得到了两个不同的秒信号发生器的设计方案。

电容C1放电时间为：t1=R2*C1*ln2,充电时间为：t2=(R1+R2)*CI*ln2,则其振荡频率为f=1/(t1+t2)。选择适当的R1、R2、C1值可使f＝1HZ。

采用频率fs＝32768Hz的石英晶体。

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D1、D2是反相器，D1用于振荡，D2用于缓冲整形。Rf为反馈电阻（10-100MΩ），反馈电阻的作用是为CMOS反相器提供偏置，使其工作在放大状态。C1是频率微调电容，改变C1可对振荡器频率作微量调整，C1一般取5-35pF。C2是温度特性校正用的电容，一般取20-405pF，电容C1、C2与晶体共同构成Ⅱ型网络，完成对振荡器频率的控制，并提供必要的1800相移。最后输出fs=32768Hz

采用555多谐振荡器：

优点：555内部的比较器灵敏度较高，而且采用差分电路形式，它的振荡频率受电源电压和温度变化的影响很小。

缺点：要精确输出1Hz脉冲，对电容和电阻的数值精度要求很高，所以输出脉冲既不够准确也不够稳定。

优点：由石英晶体的阻抗频率响应可知，它的选频特非常好，有一个极为稳定的串联谐振频率fs，且等效品质因数Q很高。只有频率为fs的信号最容易通过，且其他频率的信号均会被晶体所衰减。

振荡器是数字钟的核心，振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度。

为了达到设计要求，获取更高的计时精度，选用晶体振荡器构成振荡器电路。一般来说，振荡器的频率越高，计时精度越高。

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第三章 时间计数电路的设计

秒信号经秒计数器、分计数器、时计数器之后，分别得到“秒”个位、十位、“分”个位、十位以及“时”个位、十位的计时输出信号，然后送至译码显示电路，以便实现用数字显示时、分、秒的要求。“秒”和“分”计数器应为六十进制，而“时”计数器应为二十四进制。采用10进制计数器74LS90来实现时间计数单元的计数功能，其为双2-5-10异步计数器，并且每一计数器均有异步清零端（高电平有效）。

3．1“分”、“秒”六十进制计数器

选用两块74SL290采用异步清零的方法完成60进制。以“秒”计数为例：计秒时，将秒个位计数单元的QA与ＣＰB（下降沿有效）相连，将74SL290连接成10进制计数器，ＣＰA（下降沿有效）与１ＨZ秒输入信号相连，QD可作为向上的进位信号与十位计数单元的ＣＰA相连。秒十位计数单元为６进制计数器，需要进制转换。将１０进制计数器转换为６（0110）进制计数器，当十位计数器计到QD QC QB QA为0110时，同时对秒的个位和十位进行清0，另外QC可作为向上的进位信号与分个位的计数单元的ＣＰA相连。其具体连接图如图9ＣＰA相连。其具体连接图如图：

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