数电复习资料56课时

二十五、 试用JK触发器设计一个同步三进制加法计数器 解：

状态图如下：

00 01 10

由K图得Q1n+1=Q0n；Q0n+1=/Q1n*/Q0n 得：J1=Q0n，K1=/Q0； J0=/Q1n，K0=1

二十六、数字系统设计时，常用如图所示电路来检测输入信号的上升沿，

1）已知输入信号Din如图所示，设触发器初态为0，画出检测输出信号DECT波形。

2）用verilog HDL 描述上述电路

module risedetect（

input clk， input Din， input rst,

output DETECT)； reg[1:0] dinreg;

assign DETECT=dinreg[0]&~dinreg[1]; always @ (posedge clk or posedge rst) begin if(rst) dinreg=>2’b00;

else dinreg=>{dinreg[0],Din}; end

endmodule

二十七、用Verilog HDL语言设计一个256进制加法计数器，要求可以异步复位，可以输出进位。

二十八、组合逻辑设计：试用图示3线-8线译码器CT3138和门电路设计一个交通灯监控装置，请写出完整步骤。

U1123645ABCG1~G2A~G2BY0Y1Y2Y3Y4Y5Y6Y71514131211109774LS138N

二十九、在数字系统设计时，常用如图5所示电路来检测输入信号的上升沿， 1）已知输入信号Din如图6所示，设触发器初态为0，请画出检测输出信号DECT

波形

CPDinDECT

图5 图6

2）用verilog HDL 描述上述电路

三十、分析如下电路，假设各触发器初始状态都为0。 1）画出输出Y的波形 2）说明此电路的功能

3）用Verilog HDL 实现这个电路

XYDSETQQ0DSETQQ1DSETQQ2CLRCLKQCLRQCLRQXY解1

XY

2用于检测有效电平，当检测到连续三个高电平时，输出有效信号 3.程序如下

module activedetect(clk ,rst, x, y); input clk, rst; output x; output y; reg[2:0] q;

always @(posedge clk or posedge rst) begin

if(rst) q<=0;

else q<={q[1:0],x}; end

assign y= &q; endmodule

三十一．现有如下图所示的4×4字位容量RAM若干片，如需把它们扩展成8×8字位RAM。

1）.试问需用几片4×4字位容量 RAM？ 2）画出扩展后的电路图(可用少量与非门)。 解：1）用4×4RAM扩展成8×8RAM时，需要进行字扩展和位扩展，所以需要4片4×4RAM。

2.扩展后电路如图