X光安检机控制信号时钟提取的设计与实现

DD 金属安检门 ＷＷＷ．ＡＮＪＩＡＮ１６８．ＣＯＭ

在catch模块内部，首先对全局时钟Gclk进行4分频，由于Gclk的设计频率为64MHz，实现4分频后达到16MHz。之后，catch模块根据前端环路滤波器的输出信号insert和reduct，在分频后的16MHz时钟推动下，若insert信号出现高脉冲，自动在4分频后的时钟上补充一个Gclk时钟周期的延时，该操作仅对insert信号的高脉冲上升沿有效；相类似，若reduct信号出现高脉冲，自动在4分频后的时钟上扣除一个Gclk时钟周期。

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div模块的功能如下：

该模块为catch单元的后级，其主要功能是根据catch给出的Gelk_out信号进行N分频。在本系统中，需要恢复频率为4MHz的数据时钟，因此这里第一个分频系数N=4，输出为16／4=4MHz的时钟信号，第二个分频时钟为数字环路滤波器的记数时钟，该信号是经过2分频后的时钟信号，用于进行DLF滤波。与此同时，也可以加速该时钟，这样可以缩短捕捉时间，并且扩展其捕捉带宽。该数控振荡器

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的加扣时钟和分频的综合仿真时序

从该时序图可以看到，在insert与reduct信号的控制下，模块内部进行加／减时钟操作，最终在输出时钟信号中得到延时或者扣除节拍的捕捉效果。 3本系统整体时序仿真结果

结合安检机控制信号的实际传输情况，确定设计要求，对整体系统进行时序仿真。其中，选定Gclk频率为64MHz，数据速率为4Mb／s，并设定初始状态中，估计时钟和数据

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的相位差为103．775ns，显示结果为相位滞后。根据数字锁相环的基本原理，必须进行扣脉冲的操作后才能最终提取到同步时钟。鉴于该系统需要的捕获精度较高，因此捕获时间较长，并且由于整个仿真界面有限，只能观察到时钟提取过程，具体

从箭头处开始，出现了扣脉冲和加脉冲循环出现的情况，对于该情况分析如下：

由于初始设定的估计时钟相位滞后为103．775ns，在经历