课程设计总结报告模板 - 图文

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2.5.2 WAV文件头

为了创建标准的WAV文件，上位机程序用结构体定义了一个WAV文件头，程序如下。

typedef struct {

char RIFFID[4];

DWORD FileSize; char WAVEfmt[8];

DWORD sizeofPCM;

WORD WAVE_FORMAT; WORD Chanel;

DWORD SamPerSec; DWORD DatPerSec; WORD ALian;

WORD SamBitL; WORD SamBitH; char factID[4];

WORD factSizeL; WORD factSizeH; WORD factDataL; WORD factDataH; char dataID[4];

WORD dataSizeL; WORD dataSizeH;

} WaveHead;

文件头中包含了文件大小、采样速率、通道数等信息，其中有些成员的值是固定的，如采样速率SamPerSec和通道数SamPerSec，而有些成员的值则需要在程序运行过程中动态计算，如文件大小FileSize。关于WAV文件头中各个成员的进一步介绍，在此不再赘述。

2.6 通信协议定义

本系统的程序主要有下位机和上位机程序两大部分组成，下位机负责来电和去电信息的解码以及语音的采样，而上位机则负责对这些数据进行记录和管理。在系统的运行过程

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中，下位机共有三种类型的数据需要上传，分别是来电信息数据，去电信息数据和语音数据，为了让上位机能够将这些数据区分开来，需要定义一组简单的通信协议[6]。

下位对引导字符的发送和上位机对引导字符的识别是本系统通信协议的核心，具体的实现机制是，当下位机有数据需要上传时，首先要向上位机发送一段引导字符，上位机识别到引导字符后要根据引导字符的类型进入相应的数据接收准备状态。引导字符的定义如表 3—3所示。 表 3—3 引导字符定义 引导字符类型 1024个AAH 1024个BBH 1024个CCH

功能描述 拨号信息前导，指示上位机准备接收拨号信息数据 来电信息前导，指示上位机准备接收来电信息数据 语音数据前导，指示上位机准备接收语音数据

由表 3—3可以看出，下位机与上位机的通信过程非常简单，上位机只需要接收下位机发送的引导字符，然后根据引导字符的类型进入相应的状态并等待下位机上传的数据即可。协议中数据传输的结束是通过等待超时来实现的，当上位机在超过了规定的时间后还未接收到数据时则认为传输结束，然后会返回到空闲状态。

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3 硬件设计

3.1 系统硬件设计框图

如图 3所示，整个系统由Fusion FPGA和外围电路两大部分组成，其中外围电路又分为摘机检测电路、FSK提取电路、DTMF解码电路和语音提取电路四个单元。

摘机检测电路用于检测话机的状态，挂机时检测电路会输出高电平，摘机时检测电路会输出低电平。振铃检测及FSK提取电路用于提取振铃信号以及电话交换机发送的FSK来电信息，并将其处理为规则的矩形波信号，然后送由FPGA解码处理。DTMF解码电路用于解码用户的拨号的信息，当电路检测到有效的载波时，会自动对载波进行解码，并后将解码得到的数据通过一个四位总线并行输出。语音提取电路用于提取和处理通话过程中的语音信号，经过处理后的信号会被直接送至FPGA的ADC输入端口进行采样。

Fusion FPGA是整个系统的核心，它对外围电路的输入信号进行逻辑判断，然后执行对应的操作并完成所需的功能。

由于电话系统与PC机是共地的，因此当上位机与下位机通过RS232接口直接相连时，上位机会对下位机产生很大的干扰，如图3—1中的串口隔离模块用于实现上位机与下位机的电气隔离，从而有效避免干扰。

图 3—1 系统硬件框图

3.2 电源设计

系统的电源电路如图 3所示。外接电源通过线性稳压器7805和SPX1117-3.3后得到VCC_5和VCC_33两路电源，VCC_5用于对外围模拟电路供电，VCC_33则用于对FPGA的数字IO等供电。VCC_5通过DC-DC模块BS0505S隔离后得到UART_VCC，该路电源用于对UART发送模块供电。

Fusion系列FPGA内部集成了一个1.5V的电压调整器，通过它可以给FPGA的内核以及其它1.5V外设供电。集成电压调整器最大可以输出20mA的电流，为了使其具有足够的驱动能力，需要用一个三极管进行电流放大。在图 3—2中，Q1的基极和发射极分别连接到了FPGA的PTBASE和PTEM引脚，电压调整器会根据PTEM反馈的电压自动调整PTBASE电压，从而在Q1的发射极得到稳定的1.5V输出。

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VCC_15经过由R17、C14、C15组成的阻容滤波网络后生成PVCC，此路电源用于对FPGA内部的PLL供电。AGND、GND、PGND分别是系统的模拟地、数字地以及PLL地，为减少数字地对模拟地和PLL地的干扰，电路中用0Ω电阻对它们进行了隔离。

图 3—2 电源电路

3.3 FPGA最小系统设计

3.3.1 时钟和复位电路

系统时钟采用的是48MHz的有源晶振，为了使时钟电路能够输出稳定的电压波形，必须保证供电电压的稳定，因此在时钟电路的前端添加了LC滤波电路，如图3—3所示，电阻R6的作用是抑制高次谐波和实现阻抗匹配。

图 3中的C8和R5组成了上电自动复位电路，在上电瞬间C8的充电电流会将RST拉高，从而对系统进行复位。

图 3—3 时钟和复位电路

3.3.2 FPGA电源和接地

Fusion系列FPGA内部集成了ADC模块，是一个模数混合的系统，因此需要恰当的处理芯片的电源和接地。如图3—4所示，电路中为每个电源引脚都添加了去耦电容，同时遵循了将模拟电路与数字电路分开接地的原则。

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