第6章-时序逻辑电路

6.5.15 试用74HCT161设计一个计数器，其计数状态为自然二进制数1001～1111。

解：由设计要求可知，74HCT161在计数过程中药跳过0000～1000九个状态而保留1001～1111七个状态。因此，可用“反馈置数法”实现：令74HCT161的数据输入端D3D2D1D0=1001，并将进位信号TC经反相器反相后加至并行置数使能端上。所设计的电路如图题解6.5.15所示。

6.5.16 试分析图题6.5.16所示电路，说明它是多少进制的计数器，采用了何种进位方式。

解：在图题6.5.16所示电路中，当低位芯片计满16个状态，其输出Q3Q2Q1Q0变为全1状态后，使进位信号TC也变为1时，右邻高位芯片的计数使能信号才为1，该芯片在下一个

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CP有效沿才能计数一次。因为电路由3片74HCT161级联而成，故为16=4 096进制计数器。74HCT161内部采用的是并行进位方式，而3个芯片间则采用的是串行进位方式。这种并﹣串行结合的进位方式，既兼顾了进

位的快速性，又能使进位电路（芯片外地电路连接）得到简化。实际上，主教材中图6.5.16的接法（CEP的接法不同）具有最高的计数速度，读者可结合74×161的内部电路结构进一步理解。

6.5.18 试分析图题6.5.18所示电路，说明它是多少进制的计数器。

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解：两片74HCT161级联后，最多可能有16=256个不同的状态。而在用“反馈置数法“构成的图题6.5.18所示电路中，数据输入端所加的数据位01010010，它所对应的十进制数是82，说明该电路在置数以后从01010010状态开始计数，跳过了82个状态。因此，该计数器的模M=256－82=174，即为一百七十四进制计数器。 6.5.19

试用74HCT161构成同步二十四进制计数器，要求采用两种不同的方法。

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解：因为M=24，有16＜M＜256，所以要用两片74HCT161。将两芯片的CP端直接与计数脉冲相连，构成同步电路，并将低位芯片的进位信号连到高位芯片的计数使能端。用“反馈清零法”或“反馈置数法”跳过256－24=232个多余状态。

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反馈清零法：利用74HCT161的“异步清零”功能，在第24个计数脉冲作用后，电路的输出状态为00011000时，将低位芯片的Q3及高位芯片的Q0信号经与非门产生清零信号，输出到两芯片的异步清零端，使计数器从00000000状态开始重新计数。其电路如图题解6.5.19（a）所示。

反馈置数法：利用74HCT161的“同步预置”功能，在两片74HCT161的数据输入端上从高位到低位分别加上11101000（对应的十进制数时232），并将高位芯片的进位信号经反相器接至并行置数使能端。这样，在第23个计数脉冲作用后，电路输出状态为11111111，使进位信号TC=1，将并行置数使能端置零。在第24个计数脉冲作用后，将11101000状态置入计数器，并从此状态开始重新计数。其电路如图题解6.5.19（b）所示。

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