TLC3548 芯片中文说明

TLC3548 芯片中文说明

一、特性

⑴14位分辨率；

⑵最大吞吐量为200KSPS；

⑶模拟输入电压范围0V－基准电压； ⑷8路模拟输入通道； ⑸伪差分模拟输入；

⑹SPI/DSP兼容串行接口－SCLK可达25MHz； ⑺单5V电源，3V-5V数字电源； ⑻低功耗

－4mA（内部基准电压：1.8mA）正常工作； －20uA 自动掉电模式；

⑼嵌入式4V基准电压、转换时钟和8x 先入先出寄存器； ⑽硬件控制和可编程采样周期； ⑾可编程自动通道扫描和重复； ⑿硬件默认配置；

⒀积分非线性：最大±1LSB； ⒁微分非线性：最大±1LSB； ⒂噪声谐波比:80.8db； ⒃总谐波失真：-95 db； 二、简介

TLC3544/48是高性能、低功耗、CMOS模数转换器（ADC）。所有元件均可工作在单5V模拟电源和3V至5V的数字电源。该系列器件具有四个数字输入和一个三态数据输出，其中包括片选（/CS）、帧同步信号（FS）、串行输入输出时钟（SCLK）、串行数据输入（SDI）和三态串行数据输出（SDO）。/CS(作用同/SS，从模式选择)，SDI，SDO，和SCLK组成串行端口SPI接口。FS，SDI，SDO，和SCLK组成DSP接口。帧同步信号（FS）表示被发送的串口数据开始的标志。当多个AD转换器连接到DSP的串口时，/CS的作用可以作为芯片选择，以便DSP访问单个的AD转换器。当只有一个AD转换器时，/CS可以直接连接到DGND上。如果FS没有用到（如在SPI接口），则FS必须连接到DVDD。当SDI连接到DVDD时，上电后，AD转换器被设置成硬件默认模式，不需要软件设置。在最简单情况下，只需要三根线（SDO，SCLK，/CS或FS）连接到主处理器上。

除了高速ADC以及多方面的控制能力之外，此器件还具有一个片内模拟多路复用器。该多路复用器能够选择任何模拟输入或三个内部自测试电压中的一个。采样保持功能要么在第四个SCLK时钟沿之后自动开始（标准采样），要么由一个特殊引脚/CSTART来控制以便扩展采样周期（扩展采样模式）。为适应高性能信号处理器的更快的SCLK操作，标准采样周期可以设置成12 SCLK短时间采样或者44 SCLK长时间采样。TLC3548能够设置成低功耗工作模式。通过软件掉电/自动掉电模式和可编程设置的转换速度，进一步增强了器件节省功耗的特性。器件内置转换时钟（OSC），也可选用外部SCLK作为转换时钟。TLC3548内置4V电压基准。当外部使用5V基准电压时，器件可以在规定的单极性电源0V-5V范围内工作。 三、引脚图

TLC3548的引脚排列如图所示。其中

1、SCLK 串行时钟输入（用于由主处理器SDI数据输入或由SDO数据输出

时钟控制）。当选择使用外部转换时钟时，此口也可用作转换时钟源。/CS为低时，SCLK使能；/CS为高时，SCLK禁止数据处理，但仍然可以作为转换时钟源工作。

2、FS 帧同步信号输入（来自DSP）。FS上升沿表示串口数据帧转换发送

开始（数据输入或数据输出）。当/CS下降沿时，FS为低电平，当 FS为上升沿时，表示工作循环的开始，重启内部4位计数器，使 能SDI，SDO，和SCLK。若FS不用时，可以连接到DVDD。

3、SDI 串口数据输入。其中高4位字节（15：12）表示4位的命令代码，

除了写配置命令外，其余位都必须置0。写配置命令需要额外的12位数据。如果是FS控制操作开始，在FS的下降沿之后，SCLK的下降沿时第15位数据被锁存。如果是/CS控制工作开始，在/CS的下降沿之后，SCLK的下降沿时第15位数据被锁存。其余的数据 （如果有的话）将在SCLK的上升沿被移入，在下降沿被锁存。在4位计数器计数到16（时钟沿）或/CS由低到高的转换后，无论谁先发生，经SDI输入的数据将被忽略。具体时间控制请参考规格书中时间要求部分。当使用硬件默认模式将SDI连接到DVDD（参照器件初始化部分）。

4、EOC 转换结束（EOC）或主处理器中断信号(/INT)。

转换结束：只用在转换模式00。在采样结束时，EOC将由高电

平变低电平，并且一直保持低电平，直到转换完成，数据准备好。

中断：主处理器中断信号。/INT的下降沿表示数据准备好输 出。/INT可以在/CS下降沿、FS上升沿或/CSTART下降沿之后 被清除。

5、SDO AD转换结果三态串口输出。所有数据位都需要经SDO输出。/CS

为高电平时，SDO为高阻态；/CS下降沿时，SDO输出数据。数据格式为高字节在前。

当FS用于控制操作开始时，在FS的下降沿之后，在SCLK的第一

个下降沿之前，经SDO输出数据的高字节第15位是有效的。 当/CS用于控制工作开始时，在CS下降沿之后，在SCLK的第一个下降沿之前，经SDO输出数据的高字节第15位是有效的。 其余数据位在SCLK的上升沿被移出，在SCLK的下降沿之前是有效的。具体时间控制请参考规格书中时间要求部分。

在选择/转换操作中，最初的14位数据是之前转换结果的数据。

在读FIFO操作中，数据来自FIFO。有两种情况，最后两位数据将被忽略。

在写操作中，SDO输出将被忽略。

在操作周期开始后的第16个SCLK下降沿，SDO进入高阻态。在01、10和11转换模式操作时，SDO处于高阻态。

6、DGND 内部电路的数字回路。 7、DVDD 数字电源电压。

8、/CS 芯片选择。当/CS为高电平时，SDO是高阻态，SDI被忽略，SCLK

作为数据时钟被禁止（但如果设置的话，作为转换器时钟仍然工作）。/CS的下降沿将重启内部的4位计数器，使能SDI和SCLK，并且使SDO脱离高阻态。

当/CS下降沿时，FS是高电平，/CS下降沿表示器件开始。/CS

作为从选择(/SS)提供SPI接口。

当/CS下降沿时，FS是低电平，FS上降沿表示器件操作循环开

始。/CS作为芯片选择可以使主处理器访问单个的转换器。

9－16、A0-A7 模拟信号输入。模拟信号输入连接到内部的多路复用器。这

个驱动源对于标准采样阻抗不大于1KΩ。为达到更大的源阻抗，可以通过使用外部硬件转换开始信号/CSTART（/CSTART的低时间控制采样周期）或者减少SCLK的频率以增加采样周期来达到。

17、23、AVDD 模拟电源电压

18、22、AGND 内部模拟地回路。除非另有说明，所有的模拟电压测量都

是相对于AGND而言。

19、REEP 外部正基准电压输入。当使用外部基准被，最大输入电压范

围此端输入电压与REFM端电压之差决定。一般在REEP和REFM之间并联10uF和0.1uF的电容。

20、REFM 外部低参考电压输入。一般将REFM连接到AGND。

21、BGAP 内部带隙电压基准补偿输入。在BGAP和AGND之间需要安

装补偿电容。对于外部基准，需要0.1uF的补偿电容。对于内部基准，10uF和0.1uF并联的补偿电容。

24、/CSTART 外部采样触发信号。当器件工作时在扩展采样模式（异步

采样模式），用以控制所选的模拟输入通道采样的开始。由高电平到低电平的转换开始模拟信号的采样。由低电平到高电平转换是进入采样保持模式，并开始转换。短时间的/CSTART信号控制采样周期。为了采样正确，/CSTART信号必须足够长。在由低到高转换之后，为了充分完成转换，/CSTART必须保持足够长时间高电平。/CSTART的使用不受SCLK、/CS、FS的影响。然而在第11个SCLK的上升沿之

前，最初的/CSTART是无效的。当此信号不用时，将DBDD连接到DVDD。

三、TLC3548原理与设置 1、转换器

此转换器是采用电荷重分布数位/类比DAC，逐次逼近原理的模数转换器，下图表示采样逻辑框图。在采样周期，采样电容连接到Ain端。当转换器处理开始时，控制逻辑电路直接连接到电荷重分布数位/类比DAC上，通过充放采样电容固定数量的电荷，使比较器达到平衡状态。当平衡后，转换完成，ADC输出代码完成。

2、模拟输入电压范围和内部测试电压

TLC3548有八路模拟输入和三个测试电压。模拟多路复用器根据命令可以选择具体哪一路模拟输入。输入多路复用器采用先断开后连接方式，可以减少通道开关所造成的输入噪声。

当选择内部基准时，TLC3548输入范围为0V-4V；当选择外部5V基准时，TLC3548输入范围0V-5V。 3、模拟输入模式

两种输入模拟信号可选择：单端输入和伪差分输入；

伪差分输入指的是负端输入，Ain(-)；它的电压极限在数量级±0.2V。输

入频率极限 Ain(-)与正端输入Ain(+)一样。这种模式一般用在地噪声抑制和DC偏压偏移等要求的电路中。

当选择了伪差分输入模式时，对TLC3548有四个模拟输入通道对有效。因

为其中一半是作为负端输入的（如图七所示）。