数字电子钟设计报告

10秒开始，蜂鸣器将以1秒响1秒停的形式响5次。 3.2 设计方案

本电路系统由晶体振荡电路，时间计数电路，校时电路，译码驱动电路组成。其中，时间计数电路用六个74LS90组成。校时电路主要由74LS00P组成RS触发器加开关组成的消抖电路，达到了手动校时的效果。电路原理方框示意图如下：

图1 设计方案的设计原理图

3.3 数字电子钟的电路设计

下面将介绍设计电路。含时间计数电路的设计、整点报时电路的设计、校正电路的设计、秒信号发生器的设计、译码驱动显示电路的设计几个部分。 3.3.1时间计数电路的设计

时间计数电路由60进制的秒计数器，60进制的分计数器和24进制的计数

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器组成。

图2 60进制电路

当分（秒）个位的74LS90芯片的进位输入端11端的脉冲进位信号传到十位的脉冲输入端时，十位端便计数一次，十位端计数满6时便会向时（分）脉冲端进位。此处我们利用74LS90的一些功能对电路做了一些巧妙的简化，如上图我们把R01（2号引脚）连到QB（9号引脚），R02（3号引脚）连到QC(8号引脚)，然后再由R02端引出一条线接到时的脉冲端，这里是为了让十位端跳到6（0110）的时候，R01，R02同时为高电平会使74LS90自动置零，并且给时的脉冲端输送一个下降沿，这样便可以简化掉一个二与门。

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图3 24进制电路

3.3.2 整点报时电路的设计

电路应在整点前10秒钟内开始整点报时，即是当时间在59分50秒到59分59秒期间时，报时电路报时控制信号。当时间在59分50秒到59分59秒期间时，分十位、分个位和秒十位均保持不变，分别为5、9和5，因此可将分计数器十位的QＣ和QＡ 、个位的QＤ和QＡ及秒计数器十位的QＣ和QＡ相与，从而产生报时控制信号。数字钟要求在差10s为整点时开始产生每隔1s鸣叫一次的响声，共鸣五次，每次持续时间为1s。其电路如下图所示。

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图4 整点报时电路

3.3.3校时电路的设计

数字电子钟开机时并不能立即显示当前时间，所以需要一个校时电路来调整到所需要的时间。根据设计要求，采用自动实现对时和分的校时，为了使校时不干扰计时，在校时电路中还加入了消抖电路，用于消除输入脉冲的不稳定性，确保校时和计时的稳定与准确。其主要原理是：先截断正常的计数通路，然后再将频率为2Hz的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。

根据要求，数字钟应具有自动分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。其电路图如下（图5）

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