一位全加器版图设计与模拟

西北工业大学明德学院本科毕业设计论文

图3-7 一位全加器仿真波形

如图由上向下依次为Ci-1、 Si、 Ci、 Bi、 Ai的波形。

由前所知，一位二进制全加器是对两个一位二进制数及来自低位的“进位”进行相加，产生本位“和”及向高位“进位”。与真值表进行对比

表3-3一位全加器真值表

Ai Bi Ci-1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Si Ci 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1

在图3-7的波形中我们可以看到：

在输入Ai Bi Ci-1为0 0 0时，输出Si Ci输出为0 0 在输入Ai Bi Ci-1为1 0 0时，输出Si Ci输出为1 0 在输入Ai Bi Ci-1为0 0 1时，输出Si Ci输出为1 0

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在输入Ai Bi Ci-1为0 1 0时，输出Si Ci输出为1 0 在输入Ai Bi Ci-1为1 0 1时，输出Si Ci输出为0 1 在输入Ai Bi Ci-1为0 1 1时，输出Si Ci输出为0 1 在输入Ai Bi Ci-1为1 0 1时，输出Si Ci输出为0 1 在输入Ai Bi Ci-1为1 1 1时，输出Si Ci输出为1 1

与真值表切合，所以综上所述，图3-7的仿真波形是完全正确的。

3.3本章小结

本章对一位全加器的原理进行了逻辑分析，详列出了输入输出真值表。同时根据一位全加器原理和真值表设计了由2个异或门及3个与非门级联得到的一位全加器原理图。基于S-edit绘制编辑了异或门，两输入与非门原理图。最后将其根据原理图进行合并级联的到完整的全加器原理图，再将原理图转化成T-spice文件，进行电路设置得到仿真图形。

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第四章 一位全加器的版图设计

4.1 确定一位全加器版图结构

根据第三章中的原理图，可得到该一位全加器版图是由两个异或门电路及三个与非门电路级联而成。

图4-1一位全加器原理图

4.2 源漏共享缩小版图面积

A B A B A B A B C C

图4-2源漏共享原理图解1

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C C

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将所有A点连接在一起，所有B点连接在一起，所有C点连接在一起构成一个完整的器件。最小间隔规则迫使各晶体管分开，不同的端点之间必须间隔一个最小的距离，但这样的连接方式浪费了大量的空间。

A B B A A B B A C C C C 图4-3源漏共享图解2

晶体管的源漏对称可互换，将第二个、第四个器件左右翻转，两个B点彼此相对两个个A点彼此相对，两个晶体管之间更加靠近。

A B A B A C C C C

图4-4源漏共享图解3

将第一个、第二个晶体管原先独立的源漏区合并，这个合并的区域既可以是一个晶体管的源，同时也可以是另外一个晶体管的漏，继续合并直到所有的晶体

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