一位全加器版图设计与模拟

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3、节点开路

节点开路是指应该连接在一起的器件没有连接，表现为同一个节点名出现多次。 4、节点短路

节点短路是指不应该连接在一起的器件发生了连接，表现为同一个节点出现多个节点名。 5、孤立接触孔

接触孔如果没有被相应的金属线包裹，就会出现此类错误。另外，还有其他的一些检查内容，在这里就不一一详细列举。

2.4 本章小结

本章介绍了版图设计的基本概念，对全自动版图设计、半自动版图设计、人工设计进行了简单的介绍。对常规版图基本图层，N阱层、有源区层、N选择层和P选择层、多晶硅栅层、 金属层、接触孔层和通孔层、文字标注层，做了简单图示和说明，加深了对版图的结构了解。同时在第三小结中也对工艺设计中的微米准则、λ准则，做出了简单介绍。第四小结详细解释了的版图的DRC和LVS验证原理和流程。

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第三章 全加器原理及一位全加器原理图设计

3.1一位全加器原理简介

一位全加器(FA)的逻辑表达式为：

Si?Ai?Bi?Ci?1 （3-1）

Ci?Abii?BCii?1?ACii?1 （3-2）

其中Ai,Bi为要相加的数，Ci-1为进位输入；Si为和，Ci是进位输出； 如果要实现多位加法可以进行级联，就是串起来使用；比如32位+32位，就需要32个全加器；这种级联就是串行结构速度慢，如果要并行快速相加可以用超前进位加法，超前进位加法前查阅相关资料；

如果将全加器的输入置换成A和B的组合函数Xi和Y（S0…S3控制）,然后再将X,Y和进位数通过全加器进行全加，就是ALU的逻辑结构。

即 X=f（A，B)

Y=f（A，B）

不同的控制参数可以得到不同的组合函数,因而能够实现多种算术运算和逻辑运算。对两个一位二进制数及来自低位的“进位”进行相加，产生本位“和”及向高位“进位”。全加器有三个输入端，二个输出端，其真值表如下所示。

表3-1 一位全加器真值表

Ai Bi Ci-1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 23

Si Ci 0 0 1 0 1 0 0 1 1 0 0 1 西北工业大学明德学院本科毕业设计论文

1 1 0 1 1 1 0 1 1 1

3.2实现一位全加器功能的原理图设计

3.2.1一位全加器原理图

根据一位全加器逻辑表达式和真值表设计其原理图如图3-1

图3-1 一位全加器原理图

对一位全加器逻辑表达式进行分析而后转化成为与非的形式便得到如上图所示的原理图。该原理图由2个异或门和3个两输入与非门构成并实现。

3.2.2基于S-edit的一位全加器设计 1、异或门的原理图设计与编辑

异或门 （英语：Exclusive-OR gate，简称XOR gate，又称EOR gate、ExOR gate）是数字逻辑中实现逻辑异或的逻辑门。有多个输入端、1个输出端，多输入异或门可由2输入异或门构成。若两个输入的电平相异，则输出为高电平1；若两个输入的电平相同，则输出为低电平0。亦即，如果两个输入不同，则异或门输出高电平。

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逻辑表达式：

（⊕为“异或”运算符） （3-3）

表3-2 异或门真值表

A 0 0 1 1 B 0 1 0 1 输出Y 0 1 1 0

为实现该逻辑电路我们用到了3个pmos、3个nmos以及高电平Vdd和低电平Gnd，其逻辑电路图如图3-2所示

图3-2异或门原理图

打开S-edit程序并另存新文件：选择file—save as命令，打开另存为对话框，选择路径，输入文件名并保存。

从组建库引用模块：所用到的模块有pmos、nmos、Vdd与Gnd四个模块。其方法为：选择module—symbol brower命令，在module列表中选取mosfet_n

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